數(shù)字電路復習筆記

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1、 Chapter1 數(shù)制和數(shù)碼 1.1 數(shù)制轉換： Binary 、 Octal 、 Decimal 、 Hexadecimal B→ D：數(shù)字乘以其位權。 B→ O：三位一組 B→ H：四位一組 D→ B：法一：整數(shù)部分：除以二，得到由余數(shù)以及最后的商（ 0 或 1）組成的值，它們 的位權依次為 2^0,2^1,2^2 ??。小數(shù)部分：乘以二，結果小于 1，則標志位為 0；大于 1 則標志位為 1，再將結果減去 1 后作下一輪乘以二，這樣也得到一組值，它們的位權

2、依次為 2^(-1),2^(-2),2^(-3) ??。法二：拼湊，將該數(shù)與2^n 作比較。 D→ O、D→ H 都是先將 D→B，然后 B → O、B→ H O和 H間轉換都是以 B 為橋梁。 1.2 原碼、反碼、補碼 正數(shù)：原碼 =反碼 =補碼 負數(shù)：反碼不變符號位，其他取反；補碼先反碼，再在最低位加 1 1.3 二進制數(shù)的計算 加：逢二進一 減：借一當二。 A-B 在計算機中是 A（補） +（ -B ）（補），得到是結果的補

3、碼。 乘：移位累加 除：長除法。同十進制，除數(shù)（ n 位），若被除數(shù)最高的 n 位大于除數(shù)，則開始寫商， 不然在 n+1 位開始。 1.4 二進制數(shù)碼 對十進制數(shù) 0～9 編碼，需要四位二進制，主要有： 有權碼： 8421 碼、 2421 碼、 5211 碼 無權碼：格雷碼、余 3 碼、循環(huán)余 3 碼 有權碼的位權即為名稱中的數(shù)字； 格雷碼相鄰兩數(shù)只有一位數(shù)碼產(chǎn)生變化， 且無法用計 算式表達。 Chapter2 邏輯函數(shù)及

4、其簡化 2.1 邏輯運算 變量取值： 0、 1，邏輯運算 1+1=1，而算數(shù)運算 1+1=0。 基本運算：與、或、非 與門： Y ＝A ?B＝ AB 或門： Y ＝A+B 非門： Y ＝ 衍生運算：與非、或非、同或、異或 與非： 或非： 同或： 異或：

5、 總結：邏輯符號中，與是 & ，或是≥ 1，非是 1； 電路符號中，與是包子型，或是月亮型，非是小環(huán)。 2.2 邏輯代數(shù)的運算規(guī)則 2.2.1 公式、定律 1 基本公式 加法（或）：注意 A+A+A+ ?? =A 加法重疊規(guī)律。 乘法（與）：注意 A AA?? =A乘法重疊規(guī)律。 2 運算定律 結合律：加法、乘法 分配律：注意 A+B C=（A+B）（ A+C）交換律：加法、乘法 反演律：或非 =非與、與非 =非或（與 =非或非、或 =非與非） 3 吸收定律（吸收冗余項） A AB

6、 A A A B A B 4 其他公式 AB AC BC AB AC AB A C BCD AB AC 2.2.2 運算法則 1. 代入規(guī)則：因為只可取 0 或 1，所以可用式子替量。 2. 反演規(guī)則：對于任一邏輯表達式，原變量換成反變量、反變量換成原變量、與變非、非變與、 0 換成 1、1 換成 0，兩個表達式相等。 注意： ABCDEF A B C D E F即與數(shù)量無關。 3. 對偶規(guī)則：兩個式子相等，則其各自的對偶式也相等。 對偶式：與變或、或變與、 1 變

7、0、0 變 1 總結：這些性質(zhì)、定律、規(guī)則之所以成立，都是因為邏輯運算的自變量是布爾量。 2.3 邏輯函數(shù)的代數(shù)變換及簡化 邏輯函數(shù)的表示方法：邏輯表達式、邏輯圖、真值表、卡諾圖 2.4 邏輯函數(shù)的標準形式：最大項表達式、最小項表達式 最大項：邏輯函數(shù)中所有自變量 （原變量或者反變量）的或項。任何函數(shù)都可以被其最 大項之積唯一描述。將這些最大項羅列出來，譯碼得到一個十進制數(shù)，即為最大項的編號。 L(A, B, C, D) (A B C D) ? (A B C D ) ? ( A B C D ) ? (A B C D) N (用最大項編號 )

8、 最小項：邏輯函數(shù)中所有自變量 （原變量或者反變量）的與項。任何函數(shù)都可以被其最小項之和唯一描述。將這些最小項羅列出來，譯碼得到一個十進制數(shù)，即為最小項的編號。 L(A, B, C, D) ABCD AB CD ABC D AB C D A BCD A BCD A BCD m(用最小項編號 ) 同一函數(shù)的最大項表達式和最小項表達式的關系： 二者的編號互補。 實際應用中， 常用 最小項表達式來表示一個邏輯函數(shù)，這是由于加比乘方便。 2.5 邏輯函數(shù)的卡諾圖表示 卡諾圖其實就是方格表，每個方格對應

9、自變量的一組取值， AB CD 00 01 11 10 00 m0 m1 m3 m2 01 m4 m5 m7 m6 11 m12 m13 m15 m14 10 m8 m9 m11 m10 注意圖中 m下標的變化，這是由于橫、縱兩向相鄰的自變量取值只變化一個。 用卡諾圖表示最小項表達式（ L=∑），則 1 表示原變量， 0 表示反變量，也即變量的二 進制編碼對應最小項編號時， L=1；用卡諾圖表示最大項表達式（ L=∏），則 1 表示反變量， 0 表示

10、原變量，也即變量二進制編碼對應最大項編號時， L=0。 卡諾圖（最小項表達）的化簡：相鄰兩個方格為 1，對比其自變量的二進制編碼，有變 化的量則消去，留下不變量，且 1 為原變量， 0 為反變量。注意化簡時要把卡諾圖當成一個 無縫連接的立體。兩次合并方格，至少有一個小方格是不同的。 Chapter3 邏輯門電路 3.1 分立元件門電路 3.1.1 二極管開關特性 正向導通，反向截止 如果二極管外接正向電壓， 只要該電壓值超過二極管的正向開啟電壓 Vth ，二極管導通， 而其正向電壓將維持在鍺管 0.2V ，硅管

11、 0.7V ，流經(jīng)二極管的電流較大，可以認為相當于開 關閉合。如果二極管外接反向電壓，只要該電壓不超過反向擊穿電壓 VBR ，或者小于 Vth 的 正向電壓，流過二級干的電流很小，此時相當于開關斷開。 3.1.2 三極管的開關特性（以 NPN管為例） 三極管的三極：基極 B(Base) 、發(fā)射極 E(Emitter) 、集電極 C(Collector) 。 三極管三種工作狀態(tài)：截止、放大、飽和， 截止：發(fā)射結反偏、集電結反偏，相當于開關斷開。條件： I B 0 放大：發(fā)射結正偏、集電結反偏， 0 I B I CS / （ I CS 為集電極的

12、飽和電流） 飽和：發(fā)射結正偏、集電結正偏，相當于開關閉合。條件： I B I CS / 三極管的工作狀態(tài)，主要看三極管腳的電位。 在數(shù)字電路中， NPN 型三極管的集電極電壓決定其本身的工作狀態(tài)，若該電壓信號為 高電平時， 則該三極管處于飽和導通狀態(tài)， 若該電壓信號為低電平， 則該三極管處于截止狀態(tài)。 3.1.3 MOS 管的開關特性（以增強型為例） 柵極 G（ Gate）、漏極 D（Drain ）、源極 S（source ）。

13、 U GS ＜開啟電壓 U T ： MOS管工作在截止區(qū)，漏源電流 i DS 基本為 0 ，輸出電壓 U DS ≈ U DD ， MOS管處于 " 斷開 " 狀態(tài)。 U GS ＞開啟電壓 UT：MOS管工作在導通區(qū)， 漏源電流 i DS =U DD /( RD + rDS ) 。其中，rDS 為 MOS管導通時的漏源電阻。輸出電壓 U DS =U DD rDS /( RD + rDS ), 如果 rDS ＜＜ RD ，則 U DS ≈ 0V，MOS管處

14、于 " 接通 " 狀態(tài)。 三極管是流控元件， MOS管是壓控元件； 三極管開關速度慢， 開關損耗大， 驅動損耗大， 導通損耗也大；三極管便宜， MOS管貴。 +12V A D1 F +12V +3V D1 B D2 R1 D A A R2 F F B D2 -12V 與門 或門 非門 3.2 TTL 集成邏輯門

15、 為了讓多個邏輯門電路輸出能夠實現(xiàn)并聯(lián)連接使用（線與） ，常用的電路形式有兩種： 一種稱為集電極開路門電路（ OCopen collector gate ）；另一種為三態(tài)輸出邏輯門電路（ TS three state output gate ） Chapter 4 組合邏輯電路 邏輯電路分為兩大類：組合邏輯電路（ Combination logic circuit ）和時序邏輯電路 (Sequential logic circuit) 組合邏輯電路特點 1. 輸入域輸出之間一般沒有反

16、饋回路； 2. 電路中沒有記憶單元； 3. 當輸入信號的狀態(tài)組合改變時，輸出狀態(tài)也隨之改變。競爭與冒險 Competition&Risk 競爭：組合電路中， 某一輸入變量經(jīng)不同路徑傳輸后， 到達電路中某一匯合點的時間有先有后，此乃競爭。 冒險：由于競爭而使電路輸出發(fā)生瞬間錯誤的現(xiàn)象。 如果一個自變量的原變量和反變量都出現(xiàn)在邏輯函數(shù)中， 那么就有產(chǎn)生競爭， 但競爭未必產(chǎn)生冒險。 判斷方法： 1. 代數(shù)法： 如果函數(shù)表達式經(jīng)過化簡出現(xiàn)  F A  A  ，則會出現(xiàn)負向毛刺，  稱為  0 型

17、冒 險，如果函數(shù)表達式經(jīng)過化簡出現(xiàn)  F A A ，則會出現(xiàn)正向毛刺，稱為  1 型冒險。 2. 卡諾圖法： 消除競爭冒險的方法 1. 加濾波電路（并聯(lián)電容、串接積分電路） 2. 加選通信號（加使能端，避開毛刺） 3. 增加冗余項 Chapter5 中規(guī)模組合邏輯集成電路與應用 集成電路的規(guī)模： SSI:small scale inte

18、gration MSI:medium scale integration LSI:large scale integration  小規(guī)模 中規(guī)模 大規(guī)模 VLSI:very large scale integration  超大規(guī)模 5.1  編碼器 數(shù)字電路中，用二進制代碼表示有關的信號稱為二進制編碼。 優(yōu)先編碼器允許多個輸入信號同時有效， 但是只按照其中優(yōu)先級別最高的有效輸入信號編碼，對優(yōu)先級別低的輸入信號不予理睬。 5.2 譯碼器 把二進制代碼轉換成對應的高低電平，表示特定對象的過程稱

19、為譯碼。 5.3 數(shù)據(jù)選擇器（ multiplexer MUX ） 有 2n 位地址輸入、 2n 位數(shù)據(jù)輸入、 1 位輸出，每次在地址輸入的控制下，從多路輸入 數(shù)據(jù)中選擇一路輸出。 5.4 數(shù)據(jù)分配器（ demultiplexer DEMUX ） 又稱多路分配器，功能與數(shù)據(jù)選擇器相反，將一路輸入數(shù)據(jù)按 n 位辭職分送到 2n 個數(shù) 據(jù)輸出端上。 5.5 數(shù)值比較器 比較兩數(shù)的大小。 5.6 加法器 一位加法器： 1 位半加器：僅僅實現(xiàn)兩個 1 位二進制數(shù)相加邏輯功能的邏輯電路

20、稱為半加器，輸入為 兩個二進制數(shù) A 和 B，輸出為和數(shù) So 和進位數(shù) Co 。 So AB AB A B Co AB 1 位全加器：不僅實現(xiàn)兩個 1 位二進制數(shù)相加邏輯功能，還考慮到了低位進位進行相加 的邏輯電路稱為全加器，其輸入為兩個 1 位二進制數(shù) A 和 B 及低位的進位數(shù) C n ，其輸出為 和數(shù) So 及進位數(shù) Co 。 So  ( AB  AB)C  n  ( A B  AB)C  n  A B

21、  C Co  ( A  B) Cn  AB  ( A  B)C  AB 用 n 片  1 位全加器芯片能做出  n 位全加器，但是，由于逐次進位需要時間  tpd ，所以最 高位等待的時間為  n tpd ，這會影響運行速度。因此便出現(xiàn)具有超前進位功能的邏輯電路結 構。 Chapter6 觸發(fā)器 6.1 觸發(fā)器：具有記憶功能，是構成時序邏輯電路的基本單元。 觸發(fā)器特點： 1. 兩個互補的輸出端 Q 和 Q ，兩者狀態(tài)相反， 有

22、兩穩(wěn)定狀態(tài)—— 1 態(tài)和 0 態(tài)，故又稱為 雙穩(wěn)態(tài)觸發(fā)器 2. 狀態(tài)變化稱為翻轉， 引起翻轉的信號稱為觸發(fā)信號。 一旦觸發(fā)器發(fā)生翻轉， 觸發(fā)信號 就可以撤銷，但觸發(fā)器狀態(tài)維持不變。 3. 時序工作。除了基本 RS觸發(fā)器外，其他觸發(fā)器的觸發(fā)信號的有效作用時間，都需要 時鐘脈沖（上升沿、下降沿、中間某一點） 。觸發(fā)脈沖作用前的輸出狀態(tài)定義為“現(xiàn)態(tài)”，用 Q n 表示，而觸發(fā)脈沖作用后的觸發(fā)器輸出狀態(tài)定義為次態(tài)，用 Q n 1 表示。 6.2 觸發(fā)器的電路結構及工作原理 基本 RS觸發(fā)器：電路形式有兩種：與非門結構和或非門結構。

23、 圖 6-1 與非門結構基本 RS 觸發(fā)器 觸發(fā)器的輸入和輸出之間有四種情況： 1. RS =01 時，無論 Q n 狀態(tài)是什么，都有 Q n 1 =1，則 Q n 1 =0，即不論觸發(fā)器原來處于 什么狀態(tài)都將變?yōu)? 0 狀態(tài)，這種情況稱為基本 RS觸發(fā)器置 0 或復位， R 端稱為基本 RS觸發(fā) 器的置 0 端，或者復位端。 2. RS =10 時，無論 Q n 狀態(tài)是什么，都有 Q n 1 =1，即不論觸發(fā)器原來處于什么狀態(tài)都 將變?yōu)? 1 狀

24、態(tài)，這種情況稱為基本 RS觸發(fā)器置 1 或置位，S 端稱為基本 RS觸發(fā)器的置 1 端， 或者置位端。 3. RS =11 時，可知 Q n 1 = Q n ，即保持原狀態(tài)，原來的狀態(tài)被觸發(fā)器存儲起來，體現(xiàn)了觸發(fā)器的記憶功能。 4. RS =00 時， Q n 1 =Q n 1 =1，這不符合觸發(fā)器輸出端互補的邏輯關系。因此觸發(fā)器不 允許出現(xiàn)這種情況，因此可以得到基本 RS觸發(fā)器的約束條件： R S 1 進一步可以得到基本 RS觸發(fā)器的邏輯表達式： Q n 1 S RQ n R S 1 或非門組成的基本

25、RS觸發(fā)器的邏輯表達式： Q n 1 S RQ n R S 0 總結：與非門基本 RS觸發(fā)器的關鍵在于利用 0 能封鎖與非門， 或非門基本 RS觸發(fā)器的 關鍵在于 1 能封鎖或非門。 同步 RS觸發(fā)器：在基本 RS觸發(fā)器的基礎上， 加上控制邏輯電路， 由控制脈沖 CP（control pulse ）控制。 CP=1期間接受輸入信號， CP=0時狀態(tài)保持不變。 S、R 之間 SR=0的約束。 圖 6-2 同步 RS 觸發(fā)器（與非門型） 或非門型的

26、同步 RS觸發(fā)器的控制邏輯電路也是兩個與非門構成。 主從 RS觸發(fā)器： 由兩個同樣的同步 RS觸發(fā)器組成，主觸發(fā)器的觸發(fā)信號能決定從觸發(fā)器的觸發(fā)信號，二者之間通過一個非門連接。 特點： 1. 由兩個同步 RS觸發(fā)器組成，受互補始終信號控制； 2. 觸發(fā)器的輸出在時鐘脈沖信號發(fā)生跳變（下降沿）時，發(fā)生翻轉。主從 JK 觸發(fā)器： 在主從 RS觸發(fā)器的基礎上，輸出端分別連接到主觸發(fā)器作為其輸入量之一。 特點： 1. 主從 JK 觸發(fā)器采用主從控制結構，從根本上解決了輸入信號直接控制的問題， CP=1 期間接受輸入信號， CP下降沿到來時觸發(fā)翻轉。

27、 2. 輸入信號 J、K 之間沒有約束。 3. 存在一次變化問題。 主從 D觸發(fā)器： 在 JK 觸發(fā)器的基礎上， 若在輸入信號 K之前加上一反相器后和 器兩輸入信號互補，則構成主從 D 觸發(fā)器。 主從 T 觸發(fā)器 將 JK 觸發(fā)器的輸入信號 J 和 K 連接在一起，即 J=K=T 則構成  J 相連，是主從 T 觸發(fā)器。  JK 觸發(fā) T‘ 觸發(fā)器是當 T=1 時的 T 觸發(fā)器。 Chapter7 時序邏輯電路的分析與設計 7.1

28、 時序邏輯電路概述 時序電路的基本特點： 1. 具有記憶功能的元件 2. 具有反饋通道，使記憶下來的狀態(tài)能在下一時刻影響電路。 同步時序電路：電路中的各個觸發(fā)器都統(tǒng)一在一個時鐘脈沖作用下工作異步時序電路：電路中的各個觸發(fā)器可以在不同的時鐘脈沖作用下工作 時序電路還可以分為：米里型（ Mealy ）——輸出狀態(tài)不僅與存儲電路的狀態(tài)有關，還與輸入有關；摩爾型（ Moore）——輸出狀態(tài)僅與存儲電路的狀態(tài)有關。 時序電路的描述方法：邏輯方程、狀態(tài)轉換表（狀態(tài)表） 、狀態(tài)轉換圖（狀態(tài)圖） 、時序圖（波形圖）。 7.2 同步時序邏輯 電路設計步驟：

29、1. 邏輯抽象 2. 狀態(tài)化簡 3. 狀態(tài)編碼 4. 確定觸發(fā)器類型 5. 畫出電路邏輯圖，檢查電路自啟動情況 7.3 異步時序邏輯 異步時序邏輯電路需要確定每一個觸發(fā)器的時鐘信號， 列出相應的時鐘方程， 判斷各個觸發(fā)器在何時能夠進行狀態(tài)的改變。 Chapter8 常用時序集成器件 8.1 計數(shù)器 利用 JK 觸發(fā)器，通過對其輸入、脈沖的不同連接方法，可以組成二進制同步計數(shù)器，二進制異步計數(shù)器、十進制計數(shù)器等多種加減法計數(shù)器。 集成計數(shù)器芯片 74LS161 是 4 位二進制同步加法計數(shù)器，雙列直插標準封裝集成計數(shù)器主要作為分頻、定時

30、、計時和脈沖節(jié)拍產(chǎn)生器等使用。 用集成計數(shù)器構成任意進制的計數(shù)器， 具體方法包括反饋清零法 （基數(shù)反饋到清零端） 、反饋置零法、反饋置數(shù)法。 分頻表示變化頻率是原脈沖的 N 分之一，也即周期是原脈沖的 N倍。 8.2 鎖存器和移位寄存器 8.2.1 鎖存器 鎖存器： 也稱寄存器， 計算機和數(shù)字電子系統(tǒng)中用于存儲二進制代碼等運算數(shù)據(jù)的一種邏輯器件。 僅有并行輸入、輸出數(shù)據(jù)功能的寄存器習慣稱為鎖存器；具有串行輸入、輸出數(shù) 據(jù)功能的， 或者同時具有串行和并行輸入、 輸出數(shù)據(jù)功能的寄存器稱為移位寄存器。 移位寄存器又稱為串行輸入寄存器，分為右移位寄存器、左移位寄存器

31、和雙向寄存器。 鎖存器僅用于存儲二進制代碼，在 CP信號作用下，其存儲數(shù)碼的存儲時間是一個時鐘脈沖周期。觸發(fā)器是構成存儲器的主要邏輯部件，每個觸發(fā)器存儲一位二進制數(shù)碼。 對于只有兩態(tài)輸出的寄存器， 一般用 D觸發(fā)器作為其基本單元， 對于有三態(tài)輸出的寄存器，則由三態(tài)或門構成。 8.2.2 移位寄存器（左、右、雙向） 寄存器在每個時鐘脈沖 CP控制信號的作用下，存儲的數(shù)據(jù)依次由低向高移動一位稱為左移位寄存器，反之則為右移位寄存器 幾個邊沿 D 觸發(fā)器串接， 且采用同一時鐘脈沖信號， 后一個觸發(fā)器的輸入時前一個的輸 出，在每次觸發(fā)信號產(chǎn)生作用時，

32、 后一個觸發(fā)器的現(xiàn)態(tài)為前一觸發(fā)器的次態(tài)， 因此保證了數(shù)據(jù)的移位。 移位寄存器的作用 1. 環(huán)形計數(shù)器 2. 扭環(huán)形計數(shù)器 3. 序列脈沖發(fā)生器 Chapter9 555 定時器及多諧振蕩器 9.1 555 定時器 9.1.1 555 定時器的結構及工作原理 555 定時器的內(nèi)部結構： 1. 三個電阻構成基準電壓電路 2. 兩個運算放大器構成單門限電壓比較器 3. 兩個與非門構成基本 RS觸發(fā)器 4. 雙極性三極管構成放電開關電路。discharge VCC 電源 RD 復位 (8)

33、 (4) 5k Ω 控制電壓 vIC (5) R& vI1 (6) C1 閾值輸入 G 5kΩ & 1(3) vO VCC RD & vIC 5 8 4 (2) S vI2 C2 vI1

34、 觸發(fā)輸入 6 3 vO 5kΩ vI2 555 2 , (7) , vO T vO 7 放電端 1 (1) (a) (b) 圖 9-1 555 集成電路內(nèi)部結構圖

35、 圖 9-2 555 定時器構成的施密特觸發(fā)器 為了電路的可靠，應該避免出現(xiàn)最后一種情況。對電路的分析關鍵還是在于對基本 RS 觸發(fā)器的分析。 9.1.2 施密特觸發(fā)器 施密特觸發(fā)器： 將 555 定時器的兩個輸入端連接， 再將高位基準電壓點和放電端連接 （中 間接一電容消除由輸出信號突變引起的干擾） ，即構成施密特觸發(fā)器。施密特觸發(fā)器分為兩 種，同相型和異相型，同相型指輸入電平由低到高的過程中， 輸出是低電平，而異相型卻是 高電平，即根據(jù)

36、輸入的初始狀態(tài)與輸出的狀態(tài)判斷同相或異相。 VCC VCC2 vI VCC RD 2V 8 4 R 3 CC 1 vIC 5 7 vO2 3VCC t vI1 vI 6 3 vO1 vO1 vI2 555 2 1

37、 t (a) 電路圖 (b) 波形圖 施密特觸發(fā)器特點： 1. 具有兩個門限電壓，門限電壓之差叫回差電壓。 2. 不管輸入信號的變化速度多大， 輸出信號電壓的轉換具有突變性 （輸出波形接近于理想的矩形脈沖信號） 。 施密特觸發(fā)器的應用：整形、濾波。 9.1.3 用 555 定時器構成的單穩(wěn)態(tài)觸發(fā)器 單穩(wěn)態(tài)觸發(fā)器：電路達到穩(wěn)定后，只有一個穩(wěn)定狀態(tài)的觸發(fā)器。 特點： 1. 輸出可高可低，但穩(wěn)定的輸出狀態(tài)是唯一的。 2. 在外界出發(fā)信號作用下， 輸出

38、進入暫穩(wěn)態(tài)， 暫穩(wěn)態(tài)與穩(wěn)態(tài)一定是反相的。 電路會自動由暫穩(wěn)態(tài)回到穩(wěn)態(tài)。 3. 暫穩(wěn)態(tài)的維持時間取決于電路的參數(shù)， 而與外界的觸發(fā)信號脈沖寬度和幅度無關 出脈沖寬度就是暫穩(wěn)態(tài)維持時間，也就是定時電容的充電時間。 ）。 9.1.4 用 555 定時器構成的多諧振蕩器  （輸 多諧振蕩器是指一種能夠產(chǎn)生矩形脈沖信號的電路， 產(chǎn)生的脈沖信號具有較為陡峭的矩形脈沖信號的上升沿和下降沿。 一個理想的矩形脈沖信號電壓波形， 可以用傅里葉級數(shù)展開 成為具有基波正弦分量和基波頻率整數(shù)倍的各次諧波分量，所以矩形脈沖波是一種多諧波，把能

39、夠產(chǎn)生矩形脈沖波的電路結構成為多諧振蕩器電路或者多諧振蕩器。 其他形式的多諧振蕩器： 1. 對稱式多諧振蕩器 2. 環(huán)形多諧振蕩器 3. 石英晶體多諧振蕩器 Chapter10 半導體存儲器和可編程器件 半導體存儲器是現(xiàn)代數(shù)字系統(tǒng)特別是計算機系統(tǒng)中的重要組成部件，它可分為 RAM 和ROM兩大類，絕大多數(shù)屬于 MOS工藝制成的大規(guī)模數(shù)字集成電路。 半導體存儲器分為只讀存儲器 （ Read Only Memory，ROM）和隨機存儲器 （RandomAccess Memory，RAM）， ROM是一種非易失性的存儲器，它存儲的是固定數(shù)據(jù)，一般只能被

40、讀出。根 據(jù)數(shù)據(jù)寫入方式的不同，  ROM又可分成固定  ROM和可編程  ROM（ Progrmmable Read Only Memory,PROM）。后者又可細分為紫外光擦除  EPROM（ Ultra-violet erasable programmable read only memory  ）、電擦除  E2PROM（ electrically erasable programmable read only memory）等，特別是  E2 ROM和快閃存儲

41、器可以進行電擦寫，已兼有了  RAM的特性。  RAM是一 種時序邏輯電路， 具有記憶功能。 其它存儲的數(shù)據(jù)隨電源斷電而消失， 因此是一種易失性的 讀寫存儲器。它包含有 SRAM（static 靜態(tài)）和 DRAM（ dynamic 動態(tài)）兩種類型，前者用觸 發(fā)器記憶數(shù)據(jù)，后者靠 MOS管柵極電容存儲數(shù)據(jù)。因此，在不停電的情況下， SRAM的數(shù)據(jù) 可以長久保持，而 DRAM則必需定期刷新。 10.1 RAM RAM 的結構：存儲矩陣、地址譯碼器、讀寫控制器、輸入 /輸出控制、片選控制等幾部分 地 地

42、 址 址 碼 譯 存儲矩陣 輸 碼 入 器 片選 讀/ 寫控制 讀/ 寫 輸入/ 輸出 控制器 圖 10— 1 RAM 的結構示意框圖 1.存儲矩陣： RAM 的核心部分是一個寄存器矩陣，用來存儲信息，稱為存儲矩陣。輸 入信號分為行線和列線， 在大容量 RAM 中，地址碼的輸入可以采用分時輸入的方式， 使行、 列輸入信號共用同一組地址線上

43、， 先輸?shù)牡刂反a存放在地址存儲器上， 這種方法至多可以節(jié)省一半的地址接線。 2.址譯碼器：址譯碼器的作用，是將寄存器地址所對應的二進制數(shù)譯成有效的行選信號和列選信號，從而選中該存儲單元。 3. 讀 /寫控制：訪問 RAM 時，對被選中的寄存器，究竟是讀還是寫，通過讀 /寫控制線 進行控制。如果是讀，則被選中單元存儲的數(shù)據(jù)經(jīng)數(shù)據(jù)線、輸入 /輸出線傳送給 CPU；如果 是寫，則 CPU 將數(shù)據(jù)經(jīng)過輸入 /輸出線、數(shù)據(jù)線存入被選中單元。 4. 輸入 /輸出： RAM 通過輸入 /輸出端與計算機的中央處理單元（ CPU）交換數(shù)據(jù)，讀 出時它是輸出端，寫入時它是輸

44、入端，即一線二用，由讀 /寫控制線控制。 5. 片選控制： 受到 RAM 集成度的影響， 存儲系統(tǒng)一般是由多片 RAM 組成，同一時刻， CPU 只能訪問某些 RAM ，因此就要通過片選控制選擇存儲器的使用狀態(tài)。 RAM 寫操作的時序： （ 1）將欲寫入單元的地址加到存儲器的地址輸入端； （ 2）在選片信號 CS 端加上有效電平，使 RAM 選通； （ 3）將待寫入的數(shù)據(jù)加到數(shù)據(jù)輸入端； （ 4）在 R / W 線上加入低電平，進入寫工作狀態(tài)； （ 5）使選片信號無效，數(shù)據(jù)輸入線回到高阻狀態(tài)。 RAM 讀操作的時序： （

45、1）欲讀出單元的地址加到存儲器的地址輸入端； （ 2）加入有效的選片信號 CS； （ 3）在 R / W 線上加高電平，經(jīng)過一段延時后，所選擇單元的內(nèi)容出現(xiàn)在 I/O 端； （ 4）讓選片信號 CS 無效， I/O 端呈高阻態(tài)，本次讀出過程結束。 A 0 A 1 A9  .. I/O 7 . I/O 1 I/O 0 I/O 0 I/O1 ... I/O7 I/O 0 I/O 1 ... I/O 7 ... I/O0 I/O 1 ... I/O 7

46、 10248RAM 10248RAM 10248RAM A 0 A 1 ... A9 R/W CS A 0 A 1... A9 R/W CS A0 A1 ...A 9 R/W CS .. . R/W A10 Y 0 A Y 1 A11 B Y 2 A12 C Y 3 74138 Y 4 Y 5 Y 6 Y 7 G1 G 2A G 2B  .. . +5V 圖 10-2 1K8 位 RAM 擴展成 8K 8 位 RAM

47、 RAM 容量的擴展 （ 1）位擴展：數(shù)據(jù)位的擴展，地址線并聯(lián)，片選位信號一致。 （ 2）字擴展：地址位的擴展，數(shù)據(jù)總線不變，地址線并聯(lián)，增加的地址線用地址譯碼器實現(xiàn)片選控制信號的選擇。 常見的一種問題：存儲容量是 256MB 8，請問需要多少條數(shù)據(jù)線和地址線： 8 和 28。 10.2 ROM 字線 存儲單元 A0 W0 0單元 W1 1單元 A 1 地 . . 地

48、 址 . . 址 . . . . 譯 W i 輸 . . i 單元 . . 碼 . 入 . 器 . . . . W n A n－1 2 －1 2 n－1 單元 ... 位線

49、 D0 D Db －1 1 輸出數(shù)據(jù) 1 A1 1 A 0 或 門 陣 列 （編碼器）  圖 10— 3 ROM 的內(nèi)部結構示意圖 VCC . . . . . . . 與 陣 1 . . 門

50、 列 . . . . . . . （譯碼器） 1 . . . . W2 W3 W0 W1 字 . 線 . . . . . 輸出緩沖器 . 位 EN D3 D3 . .

51、 . . 線 . . . . D2 D2 . . . EN . . . D1 . EN . . . D1 D0 . D0 EN EN 圖 10— 4 二極管 ROM 電路 對這種電路的理解， 一定先要聯(lián)系之前學過的分立元件邏輯門電路， 主要是二極管構成的

52、與門和非門。 +VCC W0 W 2 D0 W 0 A1 A 0 (a) 二極管與門 (b) 二極管或門 圖 10-5 二極管構成的與門和非門 圖 10-4 所示電路中輸出信號表達式： 與門陣列輸出表達式： W0 A1 A0 W1 A1 A0 W2 A1 A0 W3 A1 A0 或門陣列輸出表達式： D0 W0 W2 D1 W1 W2 W3 D 2 W0 W2 W3 D 3 W1 W3 （ 3）ROM 輸出信號的真值表 表 10— 1

53、ROM 輸出信號真值表 A A D 3 D 2 D 1 D ` 1 0 0 0 0 0 1 0 1 0 1 1 0 1 0 1 0 0 1 1 1 1 1 1 1 1 0 根據(jù)邏輯表達式設計 ROM 1.寫出各函數(shù)的標準 與或表達式（最小項表達式） 2.選擇數(shù)據(jù)線位數(shù)和地址線的位數(shù)，畫出存儲矩陣連線圖 【例 10— 1】試用 ROM 實現(xiàn)下列函數(shù)： Y1 ABC ABC ABC

54、ABC Y2 BC CA Y3 ABCD ABCD ABCD A BCD ABC D ABCD Y4 ABC ABD ACD BCD 【解】 1.寫出各函數(shù)的標準 與或表達式 按 A、 B、 C、 D 順序排列變量，將 Y1 、 Y2 擴展成為四變量邏輯函數(shù)。 Y1 （ ，，，，，， ，） m 2 3 4 5 8 9 14 15 Y2 （ ，，，， ， ） m 6 7 10 1114 15 Y3 （ ，，，， ，） m 0 3 6 9 12

55、 15 Y4 （ ，，， ，） m 7 1113 14 15 2.選用 16 4 位 ROM ，畫存儲矩陣連線圖 A 1 B 1 ( 地 址 與 C 1 譯 門 碼 陣 D 1 (器 列 m0 m1 m2 m3 m4 m5 m6 m7 m 8 m9 m10 m11 m12 m13 m14 m 15 (

56、 或 Y 1 存 Y2 儲 門 矩 陣 Y3 (陣 列 Y4 圖 10-6 例 10—1 ROM存儲矩陣連線圖 Chapter11  數(shù)模和模數(shù)轉換 模擬量：時間、數(shù)值都是連續(xù)的。 eg. 溫度、壓力、速度、流量 數(shù)字量：時間、數(shù)值都是離散的，數(shù)值的增減量都是一個值的整數(shù)倍。 11.1 D/A 轉換器 D/A 轉換器一般由數(shù)碼緩沖寄存器、模擬電子開關、參考電壓、解碼網(wǎng)絡和求和電路構 成。 參考電壓

57、 n 位數(shù)字量 模擬量 輸入 輸出 n 位數(shù)字 n 位數(shù)字 求和電路 寄存器 解碼網(wǎng)絡 模擬開關 圖 11-1 n 位 D/A 轉換器方框圖 數(shù)字量以串行或并行方式輸入， 并存儲在數(shù)碼緩沖寄存器中， 寄存器輸出的每位數(shù)碼驅 動對應數(shù)位上的電子開關， 將在解碼網(wǎng)絡中獲得相應數(shù)位的模擬量值送入求和電路， 求和電從某種程度上說，數(shù)模轉換，就是將二進制數(shù)轉換成十進制數(shù)。那么數(shù)制三要素： 基數(shù) 位權， 所以在知道二進制數(shù)的前提下，只需要做兩件事： ①獲得位權； ②每位上的數(shù)和其位

58、權相乘，然后將積相加。 D/A 轉換器的主要電路形式（主要是解碼網(wǎng)絡的形式不同） 1. 權電阻網(wǎng)絡 圖 11-2 開關決定輸入是高電平還是地，  權電阻網(wǎng)絡 D/A 轉換器原理圖 而電阻阻值的大小呈 2 倍遞增， 構成位權， 保證對應的 電流呈 12

59、 遞減，運放作為比例求和電路。 特點： 結構簡單，所用的電阻元件數(shù)較少，缺點是電阻數(shù)值分散和懸殊，轉換精度難以保證。 2. 倒 T 型電阻網(wǎng)絡 D/A 轉換器 (LSB) Rf D1 D2 (MSB) D0 D3 i Σ A vo + S0 S1 S2 S3 2R 2R I 2R I 2

60、R I 2R I 16 8 4 2 R R R +VREF I I I I I 16 8 4 2 圖 11-3 倒 T 型電阻網(wǎng)絡 D/A 轉換器原理圖 與權電阻網(wǎng)絡相比， 開關決定了是接入運放的同相輸入端還是反相輸入端。 倒 T 型電阻 網(wǎng)絡實際上是一個按照二進制規(guī)律分流的分流器 特點：電阻種類少，只有

61、 R 和 2R兩類，提高轉換精度。 3. 開關樹 D/A 轉換器 4. 雙極性 D/A 轉換器 D/A 轉換器的主要技術指標： 1. 分辨率： 模擬輸出電壓可能被分隔的等級數(shù)。 實際應用中， 以數(shù)字量位數(shù)  n 表征轉換 器的分辨率。 2. 轉換誤差： ①比例系數(shù)誤差：運放的實際轉換特性曲線斜率與理想特性曲線斜率的偏差 ②失調(diào)誤差：運算放大器的零點漂移造成（輸出特性曲線整體偏移） ，與輸入無關 ③非線性誤差：一種沒有規(guī)律的誤差。 3. 轉換速度 常見的 D/A 轉換器： 8 位集

62、成 D/A 轉換器 DAC0832。 11.2 A/D 轉換器 A/D 轉換過程：采樣、保持、量化、編碼 采樣：將時間上連續(xù)變化的信號轉換為時間上離散的信號。 保持：將取樣最終時刻的信號電壓保持下來，直到下一個采樣信號的出現(xiàn)。 量化：采樣值電平歸化到與其接近的離散點評上。只舍不入法、四舍五入法。 編碼：用二進制數(shù)碼表示各個量化電平的過程。 A/D 轉換器的主要電路形式 1. 并行比較型 A/D 轉換器 2. 逐次逼近比較型 A/D 轉換器 3. 雙積分型 A/D 轉換器 A/D 轉換器的主要技術指標： 1. 分辨率 2. 轉換誤差 3. 轉換時間