全數字鎖相環(huán)畢業(yè)設計終稿(共22頁)

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1、精選優(yōu)質文檔-----傾情為你奉上 安徽大學 本科畢業(yè)論文（設計、創(chuàng)作） 題　　目：　 全數字鎖相環(huán)的研究與設計　　　　　　　　　 　　　　　 　　　 學生姓名：　鄭義強　　 學號： P 院（系）： 電子信息工程學院 專業(yè)：　微電子　 　　　　 入學時間：　2011　　　　　　　　年　 　9　　月 導師姓名：　吳秀龍　 　　 職稱/學位：　教授/博士 　 　 導師所在單位：　 安徽大學電子信息工程學院　 　　　　　 　　　　　　 完成時間：　 　2015 　　　

2、　年　　　5　　　　月 專心---專注---專業(yè) 全數字鎖相環(huán)的研究與設計 摘 要 鎖相環(huán)路的設計和應用是當今反饋控制技術領域關注的熱點，它的結構五花八門，但捕獲時間短，抗干擾能力強一直是衡量鎖相環(huán)性能好壞的一個標準。本文是在閱讀了大量國內外關于全數字鎖相環(huán)的技術文獻的基礎上，總結了鎖相環(huán)的發(fā)展現(xiàn)狀與技術水平，深入分析了全數字鎖相環(huán)的基本結構與基本原理，利用VHDL語言，采用自上而下的設計方法，設計了一款全數字鎖相環(huán).本文主要描述了一種設計一階全數字鎖相環(huán)的方法，首先分析了課題研究的意義、鎖相環(huán)的發(fā)展歷程研究現(xiàn)狀，然后描述了全數字鎖相環(huán)的各個組成部件，并

3、且詳細分析了鎖相環(huán)鑒相器、變?？赡嬗嫈灯鳌⒓訙p脈沖電路、除H計數器和除N計數器各個模塊的工作原理。接著我們使用了VHDL語句來完成了鑒相器、數字濾波器和數字振蕩器的設計，并且分別使用仿真工具MAX＋plus II逐個驗證各個模塊的功能。最后，將各個模塊整合起來，建立了一個一階全數字鎖相環(huán)的電路，利用仿真工具MAX＋plus II 驗證了它的功能的能否實現(xiàn)，仿真結果與理論分析基本符合。 關鍵詞：全數字鎖相環(huán)；數字濾波器；數字振蕩器；鎖定時間  Design and research of ALL Digital Phase-Locked Loop Abstrac

4、t The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locke

5、d loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, t

6、his article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this b

7、rief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis o

8、f the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscill

9、ator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation

10、 results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time 目 錄 1 緒論 1.1 課題研究的目的意義 本次進行研究的課題是全數字鎖相環(huán)。鎖相環(huán)路是一種反饋電路，鎖相環(huán)的英文全稱是Phase-Locked Loop，簡稱PLL。

11、其作用是使得電路上的時鐘和某一外部時鐘的相位同步。因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。鎖相環(huán)在通信、雷達、測量和自動化控制等領域應用極為廣泛，隨著電子技術向數字化方向發(fā)展，需要采用數字方式實現(xiàn)信號的鎖相處理。因此，對全數字鎖相環(huán)的研究和應用得到了越來越多的關注。 傳統(tǒng)的數字鎖相環(huán)系統(tǒng)是希望通過采用具有低通特性的環(huán)路濾波器，獲得穩(wěn)定的振蕩控制數據。對于高階全數字鎖相環(huán)，其數字濾波器常常采用

12、基于DSP 的運算電路[1]。這種結構的鎖相環(huán)，當環(huán)路帶寬很窄時，環(huán)路濾波器的實現(xiàn)將需要很大的電路量，這給專用集成電路的應用和片上系統(tǒng)SOC（system on chip）的設計帶來一定困難。另一種類型的全數字鎖相環(huán)是采用脈沖序列低通濾波計數電路作為環(huán)路濾波器，如隨機徘徊序列濾波器、先N 后M 序列濾波器等[2]。這些電路通過對鑒相模塊產生的相位誤差脈沖進行計數運算，獲得可控振蕩器模塊的振蕩控制參數。 1.2 鎖相環(huán)的發(fā)展歷程 21世紀以來，隨著數字電子技術的飛速發(fā)展，特別是數字模擬和信號處理技術在電子通訊、儀器儀表和各種多媒體等領域得到了愈來愈廣泛的應用，用數字電路來處理模擬信

13、號的情況也就越來越普遍。所以信息技術將來的發(fā)展趨勢必然是模擬信號的數字化，而數字鎖相環(huán)就是模擬信號數字化中極為重要的一部分。 鎖相環(huán)是一種能使輸出信號在頻率和相位上與輸出信號同步的電路，也就是說在系統(tǒng)進入了同步狀態(tài)后，系統(tǒng)的輸入信號與振蕩器的輸出信號一致，或者相差恒定為常數。在過去，傳統(tǒng)的鎖相環(huán)各部分的零件都是由模擬電路來構成，一般來說包括鑒相器（PD）、壓控振蕩器（VCO）、環(huán)路濾波器（LF）這三個基本環(huán)路部件[3]。鎖相環(huán)最初的作用僅僅是用來提高電視接收機的行同步和幀同步，從而提高它的抗干擾能力。在20世紀五十年代末由于太空空間技術的不斷發(fā)展,鎖相環(huán)開始應用于遙控和跟蹤宇宙中的大

14、小飛行目標。 到了60年代初以后，數字通信系統(tǒng)的發(fā)展也越來越快，數字鎖相環(huán)也隨之出現(xiàn)，并以其獨特的優(yōu)點逐漸取代模擬鎖相環(huán)?？纱藭r的數字鎖相環(huán)中仍然有模擬的部件，性能也受到一定的影響。漸漸的，全數字鎖相環(huán)出現(xiàn)并逐步的發(fā)展起來了。全數字鎖相環(huán)將所有的環(huán)路部件全部數字化，主要由三個部件來構成，分別是數字鑒相器、數字環(huán)路濾波器和數控振蕩器。由于模擬鎖相環(huán)存在著溫度漂移和易受電壓變化影響的缺點，全數字鎖相環(huán)的應用越來越廣泛。它具備工作狀態(tài)穩(wěn)定，并且方便調節(jié)各種狀態(tài)等優(yōu)點，更重要的是，它的環(huán)路帶寬和中心頻率都可通過編程的方式來改變，可以更方便的去構建高階鎖相環(huán)。同時由于它本身的數字特性，使得如果

15、將他應用在數字系統(tǒng)中時，可以省略掉A/D和D/A轉換。 近些年來，隨著電子設計自動化（EDA）的迅猛發(fā)展，我們就可以很方便的使用VHDL語言來設計和模擬全數字鎖相環(huán) 1.3 研究和發(fā)展 國外關于鎖相環(huán)的技術是很先進的。從最開始的用分離器件組成的鎖相環(huán)， 一種自動變模全數字鎖相環(huán)的設計 到后來集成電路出現(xiàn)后誕生的集成鎖相環(huán)。從模擬鎖相環(huán)到數字鎖相環(huán)再到全數字鎖相環(huán)，還有后來的軟件鎖相環(huán)。如今，國外有關鎖相環(huán)的產品大體用的是3.3v的供電電壓，工作頻率的范圍是 100MHz至2.4GHz。 2003 年，美國國家半導體推出的PLLAtnum鎖相環(huán)芯片，操作頻率高達3GHz以上，適用于無

16、線局域網，508Hz室內無繩電話、移動電話以及基站等應用方案。2005又研發(fā)出了 LMX2351芯片，當時這款芯片是業(yè)界相位噪聲最低的鎖相環(huán)芯片。它的工作頻率是765MHz至2.79GHz,而且噪聲低于-160dB/Hz。應用于通訊設備，無線收發(fā)系統(tǒng),車輛電子系統(tǒng)以及測量儀表。這款芯片采用的是當時新出的delta-sigma分數環(huán)路，達到了3G基站的要求，而且相位噪聲和寄生信號比較少，適合分離不同的信道，其效果遠遠優(yōu)于之前的N整數結構。卓聯(lián)半導體公司第一次推出了ZL30461鎖相環(huán)，應用于網絡設備。這款鎖相環(huán)符合OC-12光學載波12級的通信要求，所以它能夠應用于一些邊沿設備的線路卡的設計。

17、 在中國，有關鎖相環(huán)的產品也很多。這是由于鎖相環(huán)在家用電器中的應用極其廣泛。美國有個MOSSI計劃，設計了一些高性能的鎖相環(huán)系列的產品，如放大器（用于光傳輸）、時鐘恢復電路、數據判決器，這些產品不但擁有自主知識產權，而且都是功耗很小，集成度相當高，工藝也十分先進。值得一提的是，我國東南大學的王志功教授也參與了MOSSI計劃，這將在一定程度上有利于國內鎖相環(huán)技術的發(fā)展。第24研究所設計了我國的一款很高端的鎖相環(huán)SB3236,該鎖相環(huán)的工作頻率高達2.2GHz，而且主要性能參數也達到了國際先進的標準，所以使用SB3236的客戶也較多。此外,聯(lián)發(fā)科技（MTK）研發(fā)過一款全數字鎖相環(huán)，用來小數分頻。

18、為了抑制開關噪聲，該鎖相環(huán)利用了“數字輔助技術”。為了精準的檢測相位噪聲，該技術利用了數字時間轉換電路（TDC）和基于數字電路的鑒頻鑒相器。由于TDC電路存在一定的死區(qū)，該技術還利用bang-bang鑒相器。 鎖相環(huán)技術已經成為當今科技領域不可或缺的一種技術。國外的 PLL 技術已經比較成熟了，相比之下，國內的PLL技術幾乎被國外壟斷，國內很少有企業(yè)掌握高新能PLL技術。所以對ADPLL深入研究有著很重要的意義。 目前，已有單片集成全數字鎖相環(huán)的商用產品，但作為某一個實際項目設計，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產品，不是成本高、體積大、資源浪費多，就是不能完全滿足設計性能的要求

19、。根據位移檢測的特點，采用高密度可編程邏輯器件，可根據實際要求，充分利用器件資源，同時把一些相關的數字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且使電路性能得到明顯改善[4]。 1.4 設計工具及設計語言 開發(fā)工具為MAX＋plus II，設計語言為VHDL，MAX＋plus II 開發(fā)工具是美國Altera公司自行設計的一種CAE軟件工具，其全稱為Multiple Array Matrix and Programmable Logic User System。它具有原理圖輸入，文本輸入（采用硬件描述語言）和波形圖輸入三種輸入手段，利用該工具所配備的編輯、

20、編譯、仿真、綜合、芯片、編程等功能，將設計電路或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如FPGA芯片），做成ASIC芯片[5]。目前MAX＋plus II是市場上使用最廣的開發(fā)工具軟件之一，是一個功能強大、使用方便的設計工具。 VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，誕生于1982年。VHDL主要用于描述數字系統(tǒng)的結構、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法十分類似于一般的計算機高級語言。

21、 2 全數字鎖相環(huán)的結構與工作原理 全數字鎖相環(huán)的基本結構框圖如圖1所示，由數字鑒相器、數字環(huán)路濾波器和數控振蕩器三部分組成。 相位誤差序列 相位校正序列 本地估算信號 參考信號 鑒相器 數字環(huán)路濾波器 DCO 外部晶振 圖 1: 全數字鎖相環(huán)的基本結構框圖 當環(huán)路失鎖時，異或門鑒相器比較輸入信號(fin)和輸出信號(fout)之間的相位差異，并產生K變?？赡嬗嫈灯鞯挠嫈捣较蚩刂菩盘?dn/up)； K變?？赡嬗嫈灯鞲鶕嫈捣较蚩刂菩盘?dn/up)調整計數值，dn/up為高進行減計數，并當計數值到達

22、0時，輸出借位脈沖信號(borrow)；為低進行加計數，并當計數值達到預設的K模值時，輸出進位脈沖信號(carry)；脈沖加減電路則根據進位脈沖信號(carry)和借位脈沖信號(borrow)在電路輸出信號(idout)中進行脈沖的增加和扣除操作，來調整輸出信號的頻率；重復上面的調整過程，當環(huán)路進入鎖定狀態(tài)時，異或門鑒相器的輸出se為一占空比50%的方波，而K變?？赡嬗嫈灯鲃t周期性地產生進位脈沖輸出carry和借位脈沖輸出borrow，導致脈沖加減電路的輸出idout周期性的加入和扣除半個脈沖。這樣對于輸出的頻率沒有影響，也正是基于這種原理，可以把等概率出現(xiàn)的噪聲很容易的去掉[6]。

23、 圖2為全數字鎖相環(huán)的設計框圖 Mf0 fin fout CP1 Ud 進位脈沖 借位脈沖 dec inc CP2 2Nf0 異或門鑒相器 加/減脈沖控制器 除H計數器 除N計數器 可逆計數器 iout 圖2: ADPLL設計框圖 其中數字鑒相器采用了異或門鑒相器；數字環(huán)路濾波器由變模可逆計數器構成（模數K可預置）；數控振蕩器由加/減脈沖控制器和除N 計數器構成?？赡嬗嫈灯骱图?減脈沖控制器的時鐘頻率分別為Mf0和2Nf0。這里f0是環(huán)路的中心頻率，一般情況下M 和N為2的

24、整數冪。時鐘2Nf0經除H（=M/2N）計數器得到。 結合模擬和數字鎖相的理論分析,可以得到全數字鎖相環(huán)的相位和相差傳遞函數。圖3為全數字鎖相環(huán)的數學模型。 圖3: 全數字鎖相環(huán)的數學模型 鑒相器可以看做增益為Kd的模塊，輸出占空比因子δk作為K變模計數器的輸入DN/ UP ,控制“ UPCOUNTER”和“ DOWNCOUNTER”的動作 。 （2.1） 對于異或門鑒相器 ,相差等于π/2時,δk = 1 ,相差等于-π/2時,δk =-1 。因此對于異或門鑒相器增益Kd=2/π,同理可得邊沿控制鑒相器增益Kd=1/π。 K變模計數器產生CAR

25、RY信號的頻率為(f0為環(huán)路的中心頻率): (2.2) 相應的角頻率為: （2.3） 相位是角頻率對時間的積分: (2.4) 對于K 變模計數器,其輸入輸出信號分別為δK 和θcarry , 對應的Laplace變換為δK(s)和θcarry(s), 所以K變模計數器的相位傳遞函數為: （2.5） 對于脈沖加減電路,由于每個CARRY脈沖使其輸出IDOUT增加1/2個周期,可以將他看作增益為1/2的模塊。除N計數器可以看作增益為1/N的模塊。系統(tǒng)的相位

26、傳遞函數H(s)表示為: （2.6） 其中： （2.7） 系統(tǒng)的相差傳遞函數為: （2.8） 顯而易見,該ADPLL為一階系統(tǒng),時間常數為: （2.9） 為了獲得最小波紋,對于異或門(XOR)鑒相器和邊沿控制鑒相器(ECPD),K模值分別取為M/4 和M/2 ,相應的時間常數分別為:τ(EXOR)=(N/8)T0 ,τ(ECPD) =(N/2)T0 ,其中T0 =1/f0 由此可見,N越小,ADPLL的穩(wěn)定時間越短。 2.1 鑒相器

27、 鑒相器將輸入信號與位同步輸入脈沖相異或，比較它們之間的相位差，并輸出相位誤差信號作為可逆計數器的計數方向的控制信號[7]。 當環(huán)路鎖定時，這個控制信號為占空比是50%的方波。 2.2 變?？赡嬗嫈灯鳎礙可預置） K變?？赡嬗嫈灯飨髓b相器輸出的誤差信號中的高頻部分，使得整個環(huán)路更加的穩(wěn)定。 可逆計數器的主要作用是根據鑒相器的相位誤差信號作為方向脈沖，從而輸出加減脈沖信號[8]。當相位誤差信號為低電平時，計數器則進行加法運算，若加法運算的結果達到了預設的模值，那么可逆計數器將輸出一個進位脈沖信號；當相位誤差信號為高電平時，可逆計數器進行減法運算，若減法運算

28、的結果為0，那么計數器將輸出一個借位脈沖信號。 2.3 加/減脈沖控制器 加減脈沖控制器是根據可逆計數器輸出的進位、借位脈沖來不斷地對本地時鐘進行調整。當有進位脈沖時，脈沖加減電路就在本地時鐘加入一個周期的時鐘信號；當輸入借位脈沖時，脈沖加減電路就會在本地時鐘上扣除一個周期的時鐘信號。這樣往復不斷地對本地時鐘進行調整，最終達到準確確定出輸入信號時鐘的目的，從而實現(xiàn)位同步。 2.4 除H計數器 除H計數器是將時鐘頻率進行分頻后的頻率作為數控振蕩器的時鐘頻率，其實，為了使電路簡單，可變模K計數器（數字環(huán)路濾波器）和數控振蕩器的時鐘驅動信號可由同一振蕩器產生，但為使可對數控振蕩器

29、的時鐘頻率具有可調性，增加其靈活性，可將同一振蕩器產生時鐘信號進行分頻后再作為數控振蕩器的時鐘頻率，這就是除H計數器的功用（H是可變的）。 2.5 除N計數器 N分頻器是將脈沖加減器輸出的經過調整以后的時鐘信號進行分頻，以減小同步誤差[9]。N值越大得到的 同步誤差越小。 3 全數字鎖相環(huán)模塊的設計與仿真 3.1 鑒相器的設計 本次設計中鑒相器采用的是異或門鑒相器。異或門鑒相器用于比較輸入信號u1 與數控振蕩器輸出信號u2 的相位差，其輸出信號ud 作為可逆計數器的計數方向控制信號，連接到變模可逆計數器的ud端。當ud 為低電平時（u1 和u2 有同極性時），可逆計數器作"加"

30、計數。反之，當ud為高電平時，可逆計數器作"減"計數。 當環(huán)路鎖定時，fi和fo正交，鑒相器的輸出信號Ud為50%占空比的方波，此時定義相位誤差為零，在這種情況下，可逆計數器“加”和“減”的周期是相同的，只要可逆計數器只對其時鐘的k值足夠大（k>M/4），其輸出端就不會產生進位或借位脈沖，加/減脈沖控制器只對其時鐘2Nfo 進行二分頻，使fi和fo的相位保持正交。在環(huán)路未鎖定的情況下，若Ud=0即u1、u2同極性時，它使可逆計數器向上加計數，并導致進位脈沖產生，進位脈沖作用到加/減脈沖控制器的“加”控制端R1， 該控制器便在二分頻過程中加入半個時鐘周期，即一個脈沖。反之，若Ud =

31、1時，可逆計數器進行減計數，導致借位脈沖產生，并將借位脈沖作用到加/減脈沖控制器的“減”輸入端R2，于是，該控制器便在二分頻過程中減去半個時鐘周期，即一個脈沖。這個過程是連續(xù)發(fā)生的。加/減脈沖控制器的輸出經過除N計數后，使得本地估算信號U2 的相位受到調整控制，最終達到鎖定的狀態(tài)。 異或門數字鑒相器VHDL程序代碼如下： library ieee; use ieee.std_logic_1164.all; entity jxq is port(u1,u2:in std_logic; ud:out std_logic); end entity jxq; arc

32、hitecture art of jxq is begin ud <=u1 xor u2; end architecture art ; 異或門數字鑒相器模塊如圖4所示： 圖4: 異或門鑒相器 分析：數字鑒相器（JXQ）輸入端為U1和U2，其中U1為需要進行鎖相控制的輸入信號，U2為經過最后一個環(huán)節(jié)除N（N在這里等于8）計數器后的信號（即輸出信號），異或門比較輸入信號U1相位和輸出信號U2相位之間的相位誤差，即U1和U2進行異或運算。經過比較后，異或門輸出誤差信號UD作為JXQ的結果由UD端輸出。 使用MAX＋plus II軟件仿真，異或門數

33、字鑒相器的仿真波形如圖5所示： 圖5: 鑒相器仿真波形 模塊進行分別仿真時，u2需要自己賦值，在此u1和u2都賦以方波。如上圖4-10所示，u1與u2頻率相同，而相位差為90度，故ud輸出的信號頻率恰好時輸入信號的兩倍，即ud為占空比為50%的方波。 3.2 數字環(huán)路濾波器的設計 數字環(huán)路濾波器是由變?？赡嬗嫈灯鳂嫵傻?。該計數器設計為一個9位可編程（可變模數）可逆計數器，計數范圍是由外部置數CBA控制。假設系統(tǒng)工作無相位差，由鎖相環(huán)原理知，u1和u2的相位差0 ，異或門鑒相器輸出是一個對稱的方波，因此可逆計數器在相同的時間間隔內進行加或減計數，只要k 足夠大，那么從零開始的計數

34、就不會溢出或不夠。 若u1始落u2，異或門輸出不對稱,那么計數器加計數時間比減計數時間長，其結果計數器隨著時間的增長將溢出，產生一個進位脈沖。相反，若u1開始滯后u2，計數器將產生一個借位脈沖。進位和借位脈沖可用來控制DCO，使得DCO 輸出的脈沖數根據進位和借位來加上或者是刪除一些脈沖，實際上也就改變了DCO 的輸出頻率。 變?？赡嬗嫈灯鞯脑O計由VHDL 完成,程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bmkn is port(clk,u

35、d,en,c,b,a:in std_logic; r1,r2:out std_logic); end entity bmkn; architecture behave of bmkn is signal cq,k,mo : std_logic_vector (8 downto 0); signal cao1,cao2: std_logic; signal instruction: std_logic_vector (2 downto 0); begin instruction <= c&b&a; with in

36、struction select mo<=""when"001", ""when"010", ""when"011", ""when"100", ""when"101", ""when"110", ""when"111", ""when others; process (clk,en,ud,k,cq) is begin if clkevent and clk = 1then k <= mo; if en = 1then if ud = 0then if cq <

37、 k then cq <= cq + 1; else cq <= (others => 0); end if; else if cq > 0 then cq <= cq - 1; else cq <= k; end if; end if; else cq <= (others =>0) ; end if; end if; end process; process (en,ud,cq,k) is begin if en =1then if ud =0then if cq

38、=k then cao1 <= 1; else cao1 <= 0; end if; cao2 <= 0; else if cq =""then cao2 <= 1; else cao2 <= 0; end if ; cao1 <= 0; end if; else cao1 <= 0;cao2 <= 0; end if; end process; r1 <= cao1; r2 <= cao2 ; end behave ; 數字環(huán)路濾波器模塊如圖6所示： 圖6: 數字環(huán)路濾波器模塊 其中CBA為外部置數控制，由它來控制模數，它在

39、001-111范圍內變化，相應的模數在2∧3--2∧9范圍內變化。UD與鑒相器的輸出端相連用來控制可逆計數器的計數方向。R1，R2分別為進位和借位輸出端。 數字環(huán)路濾波器的仿真波形如圖7所示： 圖7: 數字環(huán)路濾波器仿真波形 在上圖中，因為是局部仿真，故ud輸入端自行賦值，在前250ns時，ud為高電平，故計數器進行減法運算，因為是從000開始減，故需要借位，r2置1，當ud在后250ns時為低電平，故計數器進行加法運算，當加到0FF后需進位，故r1置1。 3.3 用VHDL語言實現(xiàn)除H計數器 除H計數器（H=4）的生成模塊和仿真波形見圖8和圖9 圖8: 除H計數

40、器模塊 圖9: 除H計數器仿真波形 3.4 用VHDL語言實現(xiàn)加/減脈沖控制器 脈沖加減電路的VHDL語句 library ieee ; use ieee .std_logic_1164 .all; use ieee .std_logic_unsigned .all; use ieee .std_logic_arith.all ; entity idc is por t(idclk , reset :in std_logic ; 　　inc , dec:in std_logic; 　　idout :out std_logic); end idc ;

41、 architecture rtl of idc is component dff2 port(d , clk , clrn :in std_logic ; 　　q, qn :out std_logic); end component; component jkff2 port(j, k , clk , clrn :in std_logic ; 　　q, qn :out std_logic); end component; signal q1 , q1n, q2 , q2n , q3 , q3n , q4, q4n, q5 , q5n:std_logic; signal

42、q6 , q6n, q7 , q7n , q8 , q8n , q9, q9n, d7 , d8:std_logic ; begin ffd1 :dff2 port map(inc , idclk, reset , q1, q1n); ffd2 :dff2 port map(dec, idclk , reset, q2 , q2n); ffd3 :dff2 port map(q1 , idclk, reset , q3, q3n); ffd4 :dff2 port map(q2 , idclk, reset , q4, q4n); ffd5 :dff2 port map(q3 ,

43、idclk, reset , q5, q5n); ffd6 :dff2 port map(q4 , idclk, reset , q6, q6n); d7 <=(q9 and q1n and q3)or(q9 and q5 and q3n); d8 <=(q9n and q2n and q4)or(q9n and q6 and q4n); ffd7 :dff2 port map(d7, idclk , reset , q7, q7n); ffd8 :dff2 port map(d8 , idclk, reset , q8, q8n); jk :jkff2 port map(q7n,

44、 q8n, idclk , re set , q9, q9n); idout <=idclk no r q9 ; end rtl ; 用VHDL語言設計的加減脈沖控制器的模塊圖如圖10 圖10: 脈沖加減電路模塊 圖11: 脈沖加減電路仿真波形 3.5 除N計數器（分頻器）的實現(xiàn) 除N計數器作用：除N計數器是將數控振蕩器的輸出信號進行N分頻后作為跟蹤信號u2，以使u2的頻率與本地時鐘信號u1相同。N分頻器對脈沖加/減電路的輸出脈沖再進行N分頻后，得到整個環(huán)路的輸出信號頻率Fout=CLK/（2N*H）=f0，因此通過改變分頻值N可以得到不同

45、的環(huán)路中心頻率f0（其中，N必須是2的整數冪）。另外，模值N的大小決定了DPLL的鑒相靈敏度為Π/N。 除N（N=8）計數器的生成模塊見圖12 圖12: 除N計數器模塊 相應的仿真波形見圖13 圖13: 除N計數器仿真波形 4. 全數字鎖相環(huán)的整體仿真 三個模塊均用VHDL語言所做后的總體仿真波形如圖14、圖15、圖16所示： 鎖相環(huán)仿真波形（K=8,M=64,N=8,H=4）,進入鎖定時間為12.3ns。 圖14: 鎖相環(huán)仿真波形（K=8） 由于模值K取值小，故系統(tǒng)很快就進入穩(wěn)定鎖定狀態(tài)

46、，由圖可以看出，當外部置數CBA取001且時鐘頻率取值遠遠小于輸入信號頻率，IOUT輸出端為均勻的脈沖，即系統(tǒng)鎖定。 鎖相環(huán)仿真波形（K=128,M=64,N=8,H=4）,鎖定時間為274.5ns。 圖15: 鎖相環(huán)仿真波形（K=128） 與圖14相比較，此時外部置數為101，對應模值K為128，系統(tǒng)沒有立即穩(wěn)定，在前214.5ns時，IOUT輸出端輸出為不均勻脈沖，當過了這個時刻，輸出端輸出為均勻脈沖，系統(tǒng)進入鎖定狀態(tài)。 鎖相環(huán)仿真波形（K=256,M=64,N=8,H=4）,鎖定時間為2.3945us。 圖16: 鎖相環(huán)仿真波形（K=256

47、） 與圖14、圖15相比較，圖16進入鎖定時間明顯推遲，此時模值K為256，進入穩(wěn)定時間為2.3945us。 總體分析：CBA置數不同，模數不同，故iout端輸出鎖定的時間也都不同。由上圖對比可知，模k 愈大,環(huán)路進入鎖定狀態(tài)的時間越長。k 取得過大,對抑制噪聲、減少相位抖動有利,但是同時又加大了環(huán)路進入鎖定狀態(tài)的時間。反之, k 取得過小,可以加速環(huán)路的鎖定,而對噪聲的抑制能力卻隨之降低。 5 結語與展望 5.1 總結 采用VHDL 設計全數字鎖相環(huán)路，具有設計靈活，修改方便和易于實現(xiàn)的優(yōu)點，并能夠制成嵌入式片內鎖相環(huán)。該類數字鎖相環(huán)路中計數器的模數可以隨意修改，增加了系統(tǒng)應用

48、的靈活性與通用性，故有較大的改進。這樣，就能夠根據不同的情況最大限度地、靈活地設計環(huán)路。而且采用VHDL設計數字鎖相環(huán)路，具有設計靈活、修改方便和易于實現(xiàn)的優(yōu)點。同時，采用在系統(tǒng)可編程芯片實現(xiàn)有利于提高系統(tǒng)的集成度和可靠性。 基于VHDL語言的可變模數數字鎖相環(huán)，不僅簡化了硬件的開發(fā)和制作過程，而且使硬件體積大大減小，并提高了系統(tǒng)的可靠性。該方法可以在不修改硬件電路的基礎上，通過修改設計軟件、更改移相范圍就可滿足不同條件下的需要。 全數字鎖相環(huán)中可逆計數器及N分頻器的時鐘由外部晶振提供。不用VCO，可大大減輕溫度及電源電壓變化對環(huán)路的影響。 5.2 展望 目前，已有單片集成全數字鎖

49、相環(huán)的商用產品，但作為某一個實際項目設計，需要的鎖相電路特性不盡相同，有些現(xiàn)成的產品，不是成本高、體積大、資源浪費多，就是不能完全滿足設計性能的要求。根據位移檢測的特點，采用高密度可編程邏輯器件，可根據實際要求，充分利用器件資源，同時把一些相關的數字電路組合在一起，不僅提高了系統(tǒng)的集成度和可靠性，降低了功耗，降低了成本，而且使電路性能得到明顯改善。 主要參考文獻 [1] Lata,K, Kumar,M.ADPLL design and implementation on FPGA. Intelligent Systems and Signal Proce

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54、心的感謝我的導師吳秀龍老師對我的悉心指導和熱情幫助。從課程的學習、論文的選題、開題報告、論文撰寫、修改，到最終論文完成的整個過程中，得到了吳老師熱情的鼓勵、富有啟發(fā)性的建議和精心的指導，其中點點滴滴無不凝聚著吳老師的心血和汗水。 非常感謝我的同學和朋友們，感謝他們在我學習和生活中給予我的大力支持和無私鼓勵，這段時光雖然短暫但卻美好燦爛，我將永遠難忘。 非常感謝我的親人，他們對我始終如一的理解、默默無聞的大力支持及無私的幫助和鼓勵，使我得到不斷前行的巨大動力，也使我在求學的道路上感到無比的堅強和自信。 非常感謝安徽大學多年的的培養(yǎng)，這段學習經歷將使我終生受益。感謝曾經教育和幫助過我的所有老師。 最后，再次懷著感恩的心感謝所有幫助過我的人!