計(jì)算機(jī)組成原理 期末考試題庫(kù) 試卷4套

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1、計(jì)算機(jī)組成原理試卷 一、選擇題（共20分，每題1分）1CPU響應(yīng)中斷的時(shí)間是_。A中斷源提出請(qǐng)求；B取指周期結(jié)束；C執(zhí)行周期結(jié)束；D間址周期結(jié)束。2下列說(shuō)法中_是正確的。A加法指令的執(zhí)行周期一定要訪存；B加法指令的執(zhí)行周期一定不訪存；C指令的地址碼給出存儲(chǔ)器地址的加法指令，在執(zhí)行周期一定訪存；D指令的地址碼給出存儲(chǔ)器地址的加法指令，在執(zhí)行周期不一定訪存。3垂直型微指令的特點(diǎn)是_。A微指令格式垂直表示；B控制信號(hào)經(jīng)過(guò)編碼產(chǎn)生；C采用微操作碼；D采用微指令碼。4基址尋址方式中，操作數(shù)的有效地址是_。 A基址寄存器內(nèi)容加上形式地址（位移量）； B程序計(jì)數(shù)器內(nèi)容加上形式地址； C變址寄存器內(nèi)容加上形式

2、地址；D寄存器內(nèi)容加上形式地址。5常用的虛擬存儲(chǔ)器尋址系統(tǒng)由_兩級(jí)存儲(chǔ)器組成。A主存輔存；BCache主存；CCache輔存；D主存硬盤。6DMA訪問(wèn)主存時(shí)，讓CPU處于等待狀態(tài)，等DMA的一批數(shù)據(jù)訪問(wèn)結(jié)束后，CPU再恢復(fù)工作，這種情況稱作_。A停止CPU訪問(wèn)主存；B周期挪用；CDMA與CPU交替訪問(wèn)；DDMA。7在運(yùn)算器中不包含_。A狀態(tài)寄存器；B數(shù)據(jù)總線；CALU；D地址寄存器。8計(jì)算機(jī)操作的最小單位時(shí)間是_。A時(shí)鐘周期；B指令周期；CCPU周期；D中斷周期。9用以指定待執(zhí)行指令所在地址的是_。A指令寄存器；B數(shù)據(jù)計(jì)數(shù)器；C程序計(jì)數(shù)器； D累加器。10下列描述中_是正確的。A控制器能理解、

3、解釋并執(zhí)行所有的指令及存儲(chǔ)結(jié)果；B一臺(tái)計(jì)算機(jī)包括輸入、輸出、控制、存儲(chǔ)及算邏運(yùn)算五個(gè)單元；C所有的數(shù)據(jù)運(yùn)算都在CPU的控制器中完成；D以上答案都正確。11總線通信中的同步控制是_。A只適合于CPU控制的方式；B由統(tǒng)一時(shí)序控制的方式；C只適合于外圍設(shè)備控制的方式；D只適合于主存。12一個(gè)16K32位的存儲(chǔ)器，其地址線和數(shù)據(jù)線的總和是_。A48；B46；C36；D32。13某計(jì)算機(jī)字長(zhǎng)是16位，它的存儲(chǔ)容量是1MB，按字編址，它的尋址范圍是_。（存儲(chǔ)器 5）A512K；B1M；C512KB；D1MB。14以下_是錯(cuò)誤的。（輸入輸出 4）A中斷服務(wù)程序可以是操作系統(tǒng)模塊；B中斷向量就是中斷服務(wù)程序的

4、入口地址；C中斷向量法可以提高識(shí)別中斷源的速度；D軟件查詢法和硬件法都能找到中斷服務(wù)程序的入口地址。15浮點(diǎn)數(shù)的表示范圍和精度取決于_ 。A階碼的位數(shù)和尾數(shù)的機(jī)器數(shù)形式；B階碼的機(jī)器數(shù)形式和尾數(shù)的位數(shù)；C階碼的位數(shù)和尾數(shù)的位數(shù)；D階碼的機(jī)器數(shù)形式和尾數(shù)的機(jī)器數(shù)形式。16響應(yīng)中斷請(qǐng)求的條件是_。A外設(shè)提出中斷；B外設(shè)工作完成和系統(tǒng)允許時(shí)；C外設(shè)工作完成和中斷標(biāo)記觸發(fā)器為“1”時(shí)；DCPU提出中斷。17以下敘述中_是錯(cuò)誤的。A取指令操作是控制器固有的功能，不需要在操作碼控制下完成；B所有指令的取指令操作都是相同的；C在指令長(zhǎng)度相同的情況下，所有指令的取指操作都是相同的；D一條指令包含取指、分析、執(zhí)

5、行三個(gè)階段。18下列敘述中_是錯(cuò)誤的。A采用微程序控制器的處理器稱為微處理器；B在微指令編碼中，編碼效率最低的是直接編碼方式；C在各種微地址形成方式中，增量計(jì)數(shù)器法需要的順序控制字段較短；DCMAR是控制器中存儲(chǔ)地址寄存器。19中斷向量可提供_。A被選中設(shè)備的地址；B傳送數(shù)據(jù)的起始地址；C中斷服務(wù)程序入口地址；D主程序的斷點(diǎn)地址。20在中斷周期中，將允許中斷觸發(fā)器置“0”的操作由_完成。A硬件；B關(guān)中斷指令；C開(kāi)中斷指令；D軟件。二、填空題（共20分，每空1分）1在DMA方式中，CPU和DMA控制器通常采用三種方法來(lái)分時(shí)使用主存，它們是 A 、 B 和 C 。2設(shè) n = 8 （不包括符號(hào)位）

6、，則原碼一位乘需做 A 次移位和最多 B 次加法，補(bǔ)碼Booth算法需做 C 次移位和最多 D 次加法。3設(shè)浮點(diǎn)數(shù)階碼為8位（含1位階符），尾數(shù)為24位（含1位數(shù)符），則32位二進(jìn)制補(bǔ)碼浮點(diǎn)規(guī)格化數(shù)對(duì)應(yīng)的十進(jìn)制真值范圍是：最大正數(shù)為 A ，最小正數(shù)為 B ，最大負(fù)數(shù)為 C ，最小負(fù)數(shù)為 D 。4一個(gè)總線傳輸周期包括 A 、 B 、 C 和 D 四個(gè)階段。5CPU采用同步控制方式時(shí)，控制器使用 A 和 B 組成的多極時(shí)序系統(tǒng)。6在組合邏輯控制器中，微操作控制信號(hào)由 A 、 B 和 C 決定。三、名詞解釋（共10分，每題2分）1機(jī)器周期 2周期挪用 3雙重分組跳躍進(jìn)位 4水平型微指令 5超標(biāo)量 四

7、、計(jì)算題（5分）已知：A = ，B = 求：A+B補(bǔ)五、簡(jiǎn)答題（15分）1某機(jī)主存容量為4M16位，且存儲(chǔ)字長(zhǎng)等于指令字長(zhǎng)，若該機(jī)的指令系統(tǒng)具備97種操作。操作碼位數(shù)固定，且具有直接、間接、立即、相對(duì)、基址五種尋址方式。（5分）（1）畫出一地址指令格式并指出各字段的作用；（2）該指令直接尋址的最大范圍（十進(jìn)制表示）；（3）一次間址的尋址范圍（十進(jìn)制表示）；（4）相對(duì)尋址的位移量（十進(jìn)制表示）。2控制器中常采用哪些控制方式，各有何特點(diǎn)？ 3某機(jī)有五個(gè)中斷源，按中斷響應(yīng)的優(yōu)先順序由高到低為L(zhǎng)0,L1,L2,L3,L4，現(xiàn)要求優(yōu)先順序改為L(zhǎng)4,L2,L3,L0,L1，寫出各中斷源的屏蔽字。（5分）中

8、斷源屏蔽字0 1 2 3 4L0L1L2L3L4 六、問(wèn)答題（20分）（1）畫出主機(jī)框圖（要求畫到寄存器級(jí)）；（2）若存儲(chǔ)器容量為64K32位，指出圖中各寄存器的位數(shù)；（3）寫出組合邏輯控制器完成 STA X （X為主存地址）指令發(fā)出的全部微操作命令及節(jié)拍安排。（4）若采用微程序控制，還需增加哪些微操作？七、設(shè)計(jì)題（10分）設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用作訪存控制信號(hào)（低電平有效），用作讀寫控制信號(hào)（高電平為讀，低電平為寫）?，F(xiàn)有下列存儲(chǔ)芯片：1K4位RAM，4K8位RAM，2K8位ROM，以及74138譯碼器和各種門電路，如圖所示。畫出CPU與存儲(chǔ)器連接圖，要求：（1）主存地址空

9、間分配：8000H87FFH為系統(tǒng)程序區(qū)；8800H8BFFH為用戶程序區(qū)。（2）合理選用上述存儲(chǔ)芯片，說(shuō)明各選幾片？（3）詳細(xì)畫出存儲(chǔ)芯片的片選邏輯。計(jì)算機(jī)組成原理試題1答案一、選擇題（共20分，每題1分）1C 2C 3C 4A 5A 6A 7D8A9C10B11B12B13A14B15C16B17B18A19C20A二、填空題（共20分，每空1分）1A停止 CPU訪問(wèn)主存 B周期挪用CDMA和CPU交替訪問(wèn)主存2A8 B8C8 D93A2127(1-223)B2129C2128(-21-223)D-21274A申請(qǐng)分配階段 B尋址階段C傳輸階段 D結(jié)束階段5A機(jī)器周期B節(jié)拍6A指令操作碼

10、B時(shí)序 C狀態(tài)條件三、名詞解釋（共10 每題2分）1機(jī)器周期答：機(jī)器周期：基準(zhǔn)，存取周期。2周期挪用答：周期挪用：DMA方式中由DMA接口向CPU申請(qǐng)占用總線，占用一個(gè)存取周期。3雙重分組跳躍進(jìn)位答：n位全加器分成若干大組，大組內(nèi)又分成若干小組，大組中小組的最高進(jìn)位同時(shí)產(chǎn)生，大組與大組間的進(jìn)位串行傳送。4水平型微指令答：水平型微指令的特點(diǎn)是一次能定義并執(zhí)行多個(gè)并行操作的微命令。從編碼方式看，直接編碼、字段直接編碼、字段間接編碼以及直接編碼和字段直接和間接混合編碼都屬水平型微指令。其中直接編碼速度最快，字段編碼要經(jīng)過(guò)譯碼，故速度受影響。5超標(biāo)量答：超標(biāo)量（Super scalar）技術(shù)是指在每個(gè)

11、時(shí)鐘周期內(nèi)可同時(shí)并發(fā)多條獨(dú)立指令，即以并行操作方式將兩條或兩條以上指令編譯并執(zhí)行，在一個(gè)時(shí)鐘周期內(nèi)需要多個(gè)功能部件。四、計(jì)算題（共5分）答：由A = = -0.1011，B = = -0.011 （1分） 得 A補(bǔ) = 1.0101，B補(bǔ) = 1.1001 （1分） （2分）兩操作數(shù)符號(hào)均為1，結(jié)果的符號(hào)為0，故為溢出。（1分）五、簡(jiǎn)答題（共15分）1（5分）答：（1） 一地址指令格式為（1分）OPMAOP操作碼字段，共7位，可反映120種操作；M尋址方式特征字段，共3位，可反映5種尋址方式；A形式地址字段，共16 7 3 = 6位 （1分）（2） 直接尋址的最大范圍為26 = 64 （1分）

12、（3） 由于存儲(chǔ)字長(zhǎng)為16位，故一次間址的尋址范圍為216 = 65536 （1分）（4） 相對(duì)尋址的位移量為 32 + 31 （1分）2（5分）答：控制器常采用同步控制、異步控制和聯(lián)合控制。（1分）同步控制即微操作序列由基準(zhǔn)時(shí)標(biāo)系統(tǒng)控制，每一個(gè)操作出現(xiàn)的時(shí)間與基準(zhǔn)時(shí)標(biāo)保持一致。異步控制不存在基準(zhǔn)時(shí)標(biāo)信號(hào)，微操作的時(shí)序是由專用的應(yīng)答線路控制的，即控制器發(fā)出某一個(gè)微操作控制信號(hào)后，等待執(zhí)行部件完成該操作時(shí)所發(fā)回的“回答”或“終了”信號(hào)，再開(kāi)始下一個(gè)微操作。聯(lián)合控制是同步控制和異步控制相結(jié)合的方式，即大多數(shù)微操作在同步時(shí)序信號(hào)控制下進(jìn)行，而對(duì)那些時(shí)間難以確定的微操作，如涉及到 I/O操作，則采用異

13、步控制。（4分）3（5分）答：（每寫對(duì)一個(gè)屏蔽字1分）設(shè)屏蔽位為“1”時(shí)表示對(duì)應(yīng)的中斷源被屏蔽，屏蔽字排列如下：中斷源屏蔽字0 1 2 3 4L0L1L2L3L4 1 1 0 0 0 0 1 0 0 0 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1六、問(wèn)答題（共20分）（1）（5分）（2）（5分）ACCMQALUXIRMDRPCMAR3232323232321616（3）（5分）T0PCMAR1RT1M(MAR)MDR(PC)+1PCT2MDRIROP(IR)IDT0Ad(IR)MAR1WT1ACMDRT2MDRM(MAR)(4)（5分）取指Ad(CMDR)CMAROP(IR)微

14、地址形成部件CMAR執(zhí)行Ad(CMDR)CMAR七、設(shè)計(jì)題（共10分）（1）根據(jù)主存地址空間分配為： （2分）A15 A11 A7 A3 A02K8位1K4位（2）選出所用芯片類型及數(shù)量2K8位ROM 1片 （1分）1K4位RAM 2片 （1分）CPU與存儲(chǔ)芯片的連接圖如圖所示（6分）計(jì)算機(jī)組成原理試題2一、選擇題（共20分，每題1分）1某機(jī)字長(zhǎng)8位，采用補(bǔ)碼形式（其中1位為符號(hào)位），則機(jī)器數(shù)所能表示的范圍是_。A-127 127；B-128 +128；C-128 +127；D-128 +128。2在_的計(jì)算機(jī)系統(tǒng)中，外設(shè)可以和主存儲(chǔ)器單元統(tǒng)一編址，因此可以不使用I/O指令。A單總線；B雙總線

15、；C三總線；D以上三種總線。3某計(jì)算機(jī)字長(zhǎng)是32位，它的存儲(chǔ)容量是64KB按字編址，它的尋址范圍是_。A16KB；B16K；C32K； D32KB。4中斷向量可提供_。A被選中設(shè)備的地址；B傳送數(shù)據(jù)的起始地址；C中斷服務(wù)程序入口地址；D主程序的斷點(diǎn)地址。5Cache的地址映象中比較多的采用“按內(nèi)容尋址”的相聯(lián)存儲(chǔ)器來(lái)實(shí)現(xiàn)。A直接映象；B全相聯(lián)映象；C組相聯(lián)映象； D以上都有。6總線的異步通信方式_。A不采用時(shí)鐘信號(hào)，只采用握手信號(hào)；B既采用時(shí)鐘信號(hào)，又采用握手信號(hào)；C既不采用時(shí)鐘信號(hào)，又不采用握手信號(hào)；D采用時(shí)鐘信號(hào)，不采用握手信號(hào)。7在磁盤存儲(chǔ)器中，查找時(shí)間是_。A使磁頭移動(dòng)到要找的柱面上所

16、需的時(shí)間；B在磁道上找到要找的扇區(qū)所需的時(shí)間；C在扇區(qū)中找到要找的數(shù)據(jù)所需的時(shí)間。D以上都不對(duì)。8在控制器的控制信號(hào)中，相容的信號(hào)是_的信號(hào)。A可以相互替代；B可以相繼出現(xiàn)；C可以同時(shí)出現(xiàn)；D不可以同時(shí)出現(xiàn)。9計(jì)算機(jī)操作的最小單位時(shí)間是_。A時(shí)鐘周期；B指令周期；CCPU周期；D執(zhí)行周期。10CPU不包括_。A地址寄存器；B指令寄存器IR；C地址譯碼器；D通用寄存器。11 尋址便于處理數(shù)組問(wèn)題。A間接尋址；B變址尋址；C相對(duì)尋址；D立即尋址。12設(shè)寄存器內(nèi)容為，若它等于0，則為_(kāi)。 A原碼； B補(bǔ)碼； C反碼； D移碼。13若一個(gè)8比特組成的字符至少需10個(gè)比特來(lái)傳送，這是_傳送方式。A同步；

17、B異步；C并聯(lián)；D混合。14設(shè)機(jī)器字長(zhǎng)為32位，存儲(chǔ)容量為16MB，若按雙字編址，其尋址范圍是。A8MB；B2M；C4M；D16M。15 尋址對(duì)于實(shí)現(xiàn)程序浮動(dòng)提供了較好的支持。 A間接尋址；B變址尋址；C相對(duì)尋址；D直接尋址。16超標(biāo)量技術(shù)是_。A縮短原來(lái)流水線的處理器周期；B在每個(gè)時(shí)鐘周期內(nèi)同時(shí)并發(fā)多條指令；C把多條能并行操作的指令組合成一條具有多個(gè)操作碼字段的指令；D以上都不對(duì)。17在控制器的控制方式中，機(jī)器周期內(nèi)的時(shí)鐘周期個(gè)數(shù)可以不相同，這屬于_。A同步控制；B異步控制；C聯(lián)合控制；D局部控制。18I/O與主機(jī)交換信息的方式中，中斷方式的特點(diǎn)是_。ACPU與設(shè)備串行工作，傳送與主程序串行

18、工作；BCPU與設(shè)備并行工作，傳送與主程序串行工作；CCPU與設(shè)備并行工作，傳送與主程序并行工作；DCPU與設(shè)備串行工作，傳送與主程序并行工作。19當(dāng)定點(diǎn)運(yùn)算發(fā)生溢出時(shí)，應(yīng)_ 。A向左規(guī)格化；B向右規(guī)格化；C發(fā)出出錯(cuò)信息；D舍入處理。20在一地址格式的指令中，下列 是正確的。A僅有一個(gè)操作數(shù)，其地址由指令的地址碼提供；B可能有一個(gè)操作數(shù)，也可能有兩個(gè)操作數(shù)；C一定有兩個(gè)操作數(shù)，另一個(gè)是隱含的； D指令的地址碼字段存放的一定是操作碼。二、填空題（共20分，每空1分）1設(shè)浮點(diǎn)數(shù)階碼為8位（含1位階符），尾數(shù)為24位（含1位數(shù)符），則32位二進(jìn)制補(bǔ)碼浮點(diǎn)規(guī)格化數(shù)對(duì)應(yīng)的十進(jìn)制真值范圍是：最大正數(shù)為 A

19、 ，最小正數(shù)為 B ，最大負(fù)數(shù)為 C ，最小負(fù)數(shù)為 D 。2在總線復(fù)用的CPU中， A 和 B 共用一組總線，必須采用 C 控制的方法，先給 D 信號(hào)，并用 E 信號(hào)將其保存。3微指令格式可分為 A 型和 B 型兩類，其中 C 型微指令用較長(zhǎng)的微程序結(jié)構(gòu)換取較短的微指令結(jié)構(gòu)。4如果Cache的容量為128塊，在直接映象下，主存中第i塊映象到緩存第 A 塊。5I/O和CPU之間不論是采用串行傳送還是并行傳送，它們之間的聯(lián)絡(luò)方式（定時(shí)方式）可分為 A 、 B 、 C 三種。 6設(shè)n = 4位（不包括符號(hào)位在內(nèi)），原碼兩位乘需做 A 次移位，最多做 B 次加法；補(bǔ)碼Booth算法需做 C 次移位，最

20、多做 D 次加法。三、名詞解釋（共10分，每題2分）1異步控制方式 2向量地址 3直接尋址 4字段直接編碼 5多重中斷 四、計(jì)算題（5分）設(shè)浮點(diǎn)數(shù)字長(zhǎng)為32位，欲表示6萬(wàn)的十進(jìn)制數(shù)，在保證數(shù)的最大精度條件下，除階符、數(shù)符各取1位外，階碼和尾數(shù)各取幾位？按這樣分配，該浮點(diǎn)數(shù)溢出的條件是什么？五、簡(jiǎn)答題（15分）1某機(jī)主存容量為4M16位，且存儲(chǔ)字長(zhǎng)等于指令字長(zhǎng)，若該機(jī)的指令系統(tǒng)具備85種操作。操作碼位數(shù)固定，且具有直接、間接、立即、相對(duì)、基址、變址六種尋址方式。（5分）（1）畫出一地址指令格式并指出各字段的作用；（2）該指令直接尋址的最大范圍（十進(jìn)制表示）；（3）一次間址的尋址范圍（十進(jìn)制表示）

21、；（4）相對(duì)尋址的位移量（十進(jìn)制表示）。2程序查詢方式和程序中斷方式都要由程序?qū)崿F(xiàn)外圍設(shè)備的輸入/輸出，它們有何不同？（5分）3某機(jī)有五個(gè)中斷源，按中斷響應(yīng)的優(yōu)先順序由高到低為L(zhǎng)0,L1,L2,L3,L4，現(xiàn)要求優(yōu)先順序改為L(zhǎng)4,L3,L2,L1,L0，寫出各中斷源的屏蔽字。（5分）中斷源屏蔽字0 1 2 3 4L0L1L2L3L4 六、問(wèn)答題（20分）（1）畫出主機(jī)框圖（要求畫到寄存器級(jí)）；（2）若存儲(chǔ)器容量為64K32位，指出圖中各寄存器的位數(shù)；（3）寫出組合邏輯控制器完成 ADD X （X為主存地址）指令發(fā)出的全部微操作命令及節(jié)拍安排。（4）若采用微程序控制，還需增加哪些微操作？七、設(shè)計(jì)

22、題（10分）設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用作訪存控制信號(hào)（低電平有效）用作讀寫控制信號(hào)（高電平為讀，低電平為寫）。現(xiàn)有下列存儲(chǔ)芯片：1K4位RAM，4K8位RAM，2K8位ROM，以及74138譯碼器和各種門電路，如圖所示。畫出CPU與存儲(chǔ)器連接圖，要求：（1）主存地址空間分配：A000HA7FFH為系統(tǒng)程序區(qū)；A800HAFFFH為用戶程序區(qū)。（2）合理選用上述存儲(chǔ)芯片，說(shuō)明各選幾片，并寫出每片存儲(chǔ)芯片的二進(jìn)制地址范圍。（3）詳細(xì)畫出存儲(chǔ)芯片的片選邏輯。計(jì)算機(jī)組成原理試題2答案一、選擇題（共20分，每題1分）1C 2C 3B 4C 5B 6A 7A8C9A10C11B12D13B

23、14B15C16B17A18B19C20B二、填空題（共20分，每空1分）1A2127(1-223) B2129C2128(-21-223) D-22A地址線B數(shù)據(jù)線C分時(shí)D地址E地址鎖存3A垂直 B水平 C垂直4Ai mod1285A立即響應(yīng) B異步定時(shí)C同步定時(shí)6A2 B3 C4 D5三、名詞解釋（共10 每題2分）1 異步控制方式答：異步控制不存在基準(zhǔn)時(shí)標(biāo)信號(hào)，微操作的時(shí)序是由專用的應(yīng)答線路控制的，即控制器發(fā)出某一個(gè)微操作控制信號(hào)后，等待執(zhí)行部件完成該操作時(shí)所發(fā)回的“回答”或“終了”信號(hào)，再開(kāi)始下一個(gè)微操作。2向量地址答：向量地址是存放服務(wù)程序入口地址的存儲(chǔ)單元地址，它由硬件形成3雙重分

24、組跳躍進(jìn)位答：n位全加器分成若干大組，大組內(nèi)又分成若干小組，大組中小組的最高進(jìn)位同時(shí)產(chǎn)生，大組與大組間的進(jìn)位串行傳送。4字段直接編碼答：字段直接編碼就是將微指令的操作控制字段分成若干段，將一組互斥的微命令放在一個(gè)字段內(nèi)，通過(guò)對(duì)這個(gè)字段譯碼，便可對(duì)應(yīng)每一個(gè)微命令，這種方式因靠字段直接譯碼發(fā)出微命令，故又有顯式編碼之稱。5多重中斷答：多重中斷即指CPU在處理中斷的過(guò)程中，又出現(xiàn)了新的中斷請(qǐng)求，此時(shí)若CPU暫?，F(xiàn)行的中斷處理，轉(zhuǎn)去處理新的中斷請(qǐng)求，即多重中斷。四、計(jì)算題（共5分）答：【解】 因?yàn)?16 = 65536則6萬(wàn)的十進(jìn)制數(shù)需16位二進(jìn)制數(shù)表示。對(duì)于尾數(shù)為16位的浮點(diǎn)數(shù)，因16需用5位二進(jìn)制

25、數(shù)表示，即(16)十 = (10000)二，故除階符外，階碼至少取5位。為了保證數(shù)的最大精度，最終階碼取5位，尾數(shù)取32 -1 - 1 - 5 = 25位。按這樣分配，當(dāng)階碼大于 +31時(shí)，浮點(diǎn)數(shù)溢出，需中斷處理。五、簡(jiǎn)答題（共15分）1（5分）答：（5） 一地址指令格式為（1分）OPMAOP操作碼字段，共7位，可反映85種操作；M尋址方式特征字段，共3位，可反映6種尋址方式；A形式地址字段，共16 7 3 = 6位 （1分）（6） 直接尋址的最大范圍為26 =64 （1分）（7） 由于存儲(chǔ)字長(zhǎng)為32位，故一次間址的尋址范圍為216 = 65536（1分）（8） 相對(duì)尋址的位移量為 32 +

26、31 （1分）2（5分）答：程序查詢方式是用戶在程序中安排一段輸入輸出程序，它由I/O指令、測(cè)試指令和轉(zhuǎn)移指令等組成。CPU一旦啟動(dòng)I/O后，就進(jìn)入這段程序，時(shí)刻查詢I/O準(zhǔn)備的情況，若未準(zhǔn)備就緒就踏步等待；若準(zhǔn)備就緒就實(shí)現(xiàn)傳送。在輸入輸出的全部過(guò)程中，CPU停止自身的操作。 程序中斷方式雖也要用程序?qū)崿F(xiàn)外部設(shè)備的輸入、輸出，但它只是以中斷服務(wù)程序的形式插入到用戶現(xiàn)行程序中。即CPU啟動(dòng)I/O后，繼續(xù)自身的工作，不必查詢I/O的狀態(tài)。而I/O被啟動(dòng)后，便進(jìn)入自身的準(zhǔn)備階段，當(dāng)其準(zhǔn)備就緒時(shí)，向CPU提出中斷請(qǐng)求，此時(shí)若滿足條件，CPU暫?，F(xiàn)行程序，轉(zhuǎn)入該設(shè)備的中斷服務(wù)程序，在服務(wù)程序中實(shí)現(xiàn)數(shù)據(jù)的

27、傳送。3（5分）答：（每寫對(duì)一個(gè)屏蔽字1分）設(shè)屏蔽位為“1”時(shí)表示對(duì)應(yīng)的中斷源被屏蔽，屏蔽字排列如下：中斷源屏蔽字0 1 2 3 4L0L1L2L3L4 1 0 0 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1六、問(wèn)答題（共20分）（1）（5分）（2）（5分）ACCMQALUXIRMDRPCMAR3232323232321616（3）（5分）T0PCMAR1RT1M(MAR)MDR(PC)+1PCT2MDRIROP(IR)IDT0Ad(IR)MAR1RT1M(MAR)MDRT2(AC)+(MDR)AC(4)（5分）取指Ad(CMDR)CMAROP(IR

28、)微地址形成部件CMAR執(zhí)行Ad(CMDR)CMAR七、設(shè)計(jì)題（共10分）（1） 根據(jù)主存地址空間分配為：（2分）A15 A11 A7 A3 A02K8位ROM 1片1K4位RAM 2片1K4位RAM 2片（2）選出所用芯片類型及數(shù)量對(duì)應(yīng)A000HA7FFH系統(tǒng)程序區(qū)，選用一片2K8位ROM芯片；（1分）對(duì)應(yīng)A800HAFFFH用戶程序區(qū)，選用4片1K4位RAM芯片。（1分）（3）CPU與存儲(chǔ)芯片的連接圖如圖所示（6分）計(jì)算機(jī)組成原理試題3 一、選擇題（共20分，每題1分）1直接、間接、立即三種尋址方式指令的執(zhí)行速度，由快至慢的排序是_。A直接、立即、間接；B直接、間接、立即；C立即、直接、間

29、接；D立即、間接、直接。2存放欲執(zhí)行指令的寄存器是_。AMAR；BPC；CMDR；DIR。3在獨(dú)立請(qǐng)求方式下，若有N個(gè)設(shè)備，則_。A有一個(gè)總線請(qǐng)求信號(hào)和一個(gè)總線響應(yīng)信號(hào)；B有N個(gè)總線請(qǐng)求信號(hào)和N個(gè)總線響應(yīng)信號(hào)；C有一個(gè)總線請(qǐng)求信號(hào)和N個(gè)總線響應(yīng)信號(hào)；D有N個(gè)總線請(qǐng)求信號(hào)和一個(gè)總線響應(yīng)信號(hào)。4下述說(shuō)法中_是正確的。A半導(dǎo)體RAM信息可讀可寫，且斷電后仍能保持記憶；B半導(dǎo)體RAM是易失性RAM，而靜態(tài)RAM中的存儲(chǔ)信息是不易失的；C半導(dǎo)體RAM是易失性RAM，而靜態(tài)RAM只有在電源不掉時(shí)，所存信息是不易失的。5DMA訪問(wèn)主存時(shí)，向CPU發(fā)出請(qǐng)求，獲得總線使用權(quán)時(shí)再進(jìn)行訪存，這種情況稱作_。A停止C

30、PU訪問(wèn)主存；B周期挪用；CDMA與CPU交替訪問(wèn)；DDMA。6計(jì)算機(jī)中表示地址時(shí)，采用_ 。A原碼；B補(bǔ)碼；C反碼；D無(wú)符號(hào)數(shù)。7采用變址尋址可擴(kuò)大尋址范圍，且_。A變址寄存器內(nèi)容由用戶確定，在程序執(zhí)行過(guò)程中不可變；B變址寄存器內(nèi)容由操作系統(tǒng)確定，在程序執(zhí)行過(guò)程中可變；C變址寄存器內(nèi)容由用戶確定，在程序執(zhí)行過(guò)程中可變； D變址寄存器內(nèi)容由操作系統(tǒng)確定，在程序執(zhí)行過(guò)程不中可變；8由編譯程序?qū)⒍鄺l指令組合成一條指令，這種技術(shù)稱做_。A超標(biāo)量技術(shù)；B超流水線技術(shù)；C超長(zhǎng)指令字技術(shù)；D超字長(zhǎng)。9計(jì)算機(jī)執(zhí)行乘法指令時(shí)，由于其操作較復(fù)雜，需要更多的時(shí)間，通常采用_控制方式。A延長(zhǎng)機(jī)器周期內(nèi)節(jié)拍數(shù)的；B異

31、步；C中央與局部控制相結(jié)合的；D同步；10微程序放在_中。A存儲(chǔ)器控制器；B控制存儲(chǔ)器；C主存儲(chǔ)器；DCache。11在CPU的寄存器中，_對(duì)用戶是完全透明的。A程序計(jì)數(shù)器；B指令寄存器；C狀態(tài)寄存器；D通用寄存器。12運(yùn)算器由許多部件組成，其核心部分是_。 A數(shù)據(jù)總線； B算術(shù)邏輯運(yùn)算單元； C累加寄存器； D多路開(kāi)關(guān)。13DMA接口_。A可以用于主存與主存之間的數(shù)據(jù)交換；B內(nèi)有中斷機(jī)制；C內(nèi)有中斷機(jī)制，可以處理異常情況；D內(nèi)無(wú)中斷機(jī)制14CPU響應(yīng)中斷的時(shí)間是_。A中斷源提出請(qǐng)求；B取指周期結(jié)束；C執(zhí)行周期結(jié)束；D間址周期結(jié)束。15直接尋址的無(wú)條件轉(zhuǎn)移指令功能是將指令中的地址碼送入_。AP

32、C；B地址寄存器；C累加器；DALU。16三種集中式總線控制中，_方式對(duì)電路故障最敏感。A鏈?zhǔn)讲樵?；B計(jì)數(shù)器定時(shí)查詢；C獨(dú)立請(qǐng)求；D以上都不對(duì)。17一個(gè)16K32位的存儲(chǔ)器，其地址線和數(shù)據(jù)線的總和是_。A48；B46；C36；D3218以下敘述中錯(cuò)誤的是_。A指令周期的第一個(gè)操作是取指令；B為了進(jìn)行取指令操作，控制器需要得到相應(yīng)的指令；C取指令操作是控制器自動(dòng)進(jìn)行的；D指令第一字節(jié)含操作碼。19主存和CPU之間增加高速緩沖存儲(chǔ)器的目的是_。A解決CPU和主存之間的速度匹配問(wèn)題；B擴(kuò)大主存容量；C既擴(kuò)大主存容量，又提高了存取速度；D擴(kuò)大輔存容量。20以下敘述_是錯(cuò)誤的。A一個(gè)更高級(jí)的中斷請(qǐng)求一定

33、可以中斷另一個(gè)中斷處理程序的執(zhí)行；BDMA和CPU必須分時(shí)使用總線；CDMA的數(shù)據(jù)傳送不需CPU控制；DDMA中有中斷機(jī)制。二、填空（共20分，每空1分）1設(shè)24位長(zhǎng)的浮點(diǎn)數(shù)，其中階符1位，階碼5位，數(shù)符1位，尾數(shù)17位，階碼和尾數(shù)均用補(bǔ)碼表示，且尾數(shù)采用規(guī)格化形式，則它能表示最大正數(shù)真值是 A ，非零最小正數(shù)真值是 B ，絕對(duì)值最大的負(fù)數(shù)真值是 C ，絕對(duì)值最小的負(fù)數(shù)真值是 D （均用十進(jìn)制表示）。2變址尋址和基址尋址的區(qū)別是：在基址尋址中，基址寄存器提供 A ， 指令提供 B ； 而在變址尋址中，變址寄存器提供 C ，指令提供 D 。 3影響流水線性能的因素主要反映在 A 和 B 兩個(gè)方面

34、。4運(yùn)算器的技術(shù)指標(biāo)一般用 A 和 B 表示。5 緩存是設(shè)在 A 和 B 之間的一種存儲(chǔ)器，其速度 C 匹配，其容量與 D 有關(guān)。6CPU響應(yīng)中斷時(shí)要保護(hù)現(xiàn)場(chǎng)，包括對(duì) A 和 B 的保護(hù)，前者通過(guò) C 實(shí)現(xiàn)，后者可通過(guò) D 實(shí)現(xiàn)。三、名詞解釋(共10分，每題2分)1微程序控制 2存儲(chǔ)器帶寬 3RISC 4中斷隱指令及功能 5機(jī)器字長(zhǎng) 四、計(jì)算題（5分）已知：兩浮點(diǎn)數(shù)x = 0.1101210，y = 0.1011201 求：x + y五、簡(jiǎn)答題（共20分）1完整的總線傳輸周期包括哪幾個(gè)階段？簡(jiǎn)要敘述每個(gè)階段的工作。（4分）2除了采用高速芯片外，從計(jì)算機(jī)的各個(gè)子系統(tǒng)的角度分析，指出6種以上（含6

35、種）提高整機(jī)速度的措施。（6分）3某機(jī)有五個(gè)中斷源，按中斷響應(yīng)的優(yōu)先順序由高到低為L(zhǎng)0,L1,L2,L3,L4，現(xiàn)要求優(yōu)先順序改為L(zhǎng)3,L2,L4,L0,L1，寫出各中斷源的屏蔽字。（5分）中斷源屏蔽字0 1 2 3 4L0L1L2L3L44某機(jī)主存容量為4M16位，且存儲(chǔ)字長(zhǎng)等于指令字長(zhǎng)，若該機(jī)的指令系統(tǒng)具備120種操作。操作碼位數(shù)固定，且具有直接、間接、立即、相對(duì)四種尋址方式。（5分）（1）畫出一地址指令格式并指出各字段的作用；（2）該指令直接尋址的最大范圍（十進(jìn)制表示）；（3）一次間址的尋址范圍（十進(jìn)制表示）；（4）相對(duì)尋址的位移量（十進(jìn)制表示）。六、問(wèn)答題（共15分）1假設(shè)CPU在中斷

36、周期用堆棧保存程序斷點(diǎn)，而且進(jìn)棧時(shí)指針減1，出棧時(shí)指針加1。分別寫出組合邏輯控制和微程序控制在完成中斷返回指令時(shí)，取指階段和執(zhí)行階段所需的全部微操作命令及節(jié)拍安排。（8分）2畫出DMA方式接口電路的基本組成框圖，并說(shuō)明其工作過(guò)程（以輸入設(shè)備為例）。（7分）七、設(shè)計(jì)題（10分）設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用作訪存控制信號(hào)（低電平有效），用作讀/寫控制信號(hào)（高電平為讀，低電平為寫）?，F(xiàn)有下列存儲(chǔ)芯片：1K4位RAM；4K8位RAM；8K8位RAM；2K8位ROM；4K8位ROM；8K8位ROM及74LS138譯碼器和各種門電路，如圖所示。畫出CPU與存儲(chǔ)器的連接圖，要求（1）主存地址空間

37、分配：6000H67FFH為系統(tǒng)程序區(qū)；6800H6BFFH為用戶程序區(qū)。（2）合理選用上述存儲(chǔ)芯片，說(shuō)明各選幾片？（3）詳細(xì)畫出存儲(chǔ)芯片的片選邏輯圖。計(jì)算機(jī)組成原理試題3的答案一、選擇題（共20分，每題1分）1C 2D 3B 4C 5B 6D 7C8C9C10B11B12B13B14C15A16A17B18B19A20A二、填空（共20分，每空1分）1A231(1-217)B233C-231 D231(-21-217)2A基地址B偏移量C偏移量D基地址3A訪存沖突B相關(guān)問(wèn)題4A機(jī)器字長(zhǎng)B運(yùn)算速度5ACPU B主存C與CPU速度 D緩存中數(shù)據(jù)的命中率6APC內(nèi)容 B寄存器內(nèi)容 C硬件自動(dòng)（或中

38、斷隱指令）D軟件編程三、名詞解釋(共10分，每題2分)1微程序控制答：采用與存儲(chǔ)程序類似的方法來(lái)解決微操作命令序列的形成，將一條機(jī)器指令編寫成一個(gè)微程序，每一個(gè)微程序包含若干條微指令，每一條指令包含一個(gè)或多個(gè)微操作命令。2存儲(chǔ)器帶寬答：每秒從存儲(chǔ)器進(jìn)出信息的最大數(shù)量，單位可以用字/秒或字節(jié)/秒或位/秒來(lái)表示。3RISC答：RISC是精簡(jiǎn)指令系統(tǒng)計(jì)算機(jī)，通過(guò)有限的指令條數(shù)簡(jiǎn)化處理器設(shè)計(jì)，已達(dá)到提高系統(tǒng)執(zhí)行速度的目的。4中斷隱指令及功能答：中斷隱指令是在機(jī)器指令系統(tǒng)中沒(méi)有的指令，它是CPU在中斷周期內(nèi)由硬件自動(dòng)完成的一條指令，其功能包括保護(hù)程序斷點(diǎn)、尋找中斷服務(wù)程序的入口地址、關(guān)中斷等功能。5機(jī)器

39、字長(zhǎng)答：CPU一次能處理的數(shù)據(jù)位數(shù)，它與CPU中寄存器的位數(shù)有關(guān)。四、（共5分）計(jì)算題 答：x、y在機(jī)器中以補(bǔ)碼表示為（1分） x補(bǔ) = 00,10; 00.1101 y補(bǔ) = 00,01; 00.1011 對(duì)階 （2分） j補(bǔ) = jx補(bǔ)- jy補(bǔ) = 00,10 + 11,11 = 00,01即j = 1，表示y的階碼比x的階碼小1，因此將y的尾數(shù)向右移1位，階碼相應(yīng)加1,即 = 00,10; 00.0101這時(shí)的階碼與x補(bǔ)的階碼相等，階差為0，表示對(duì)階完畢。 求和 （2分）即x+y補(bǔ) = 00,10; 01.0010 右規(guī)（1分） 運(yùn)算結(jié)果兩符號(hào)位不等，表示尾數(shù)之和絕對(duì)值大于1，需右規(guī)，

40、即將尾數(shù)之和向右移1位，階碼加1，故得 x+y補(bǔ) = 00,11; 00.1001則 x+y = 0.1001211五、簡(jiǎn)答題（共20分）1（4分）答：總線在完成一次傳輸周期時(shí)，可分為四個(gè)階段： 申請(qǐng)分配階段：由需要使用總線的主模塊（或主設(shè)備）提出申請(qǐng)，經(jīng)總線仲裁機(jī)構(gòu)決定下一傳輸周期的總線使用權(quán)授于某一申請(qǐng)者；（1分）尋址階段：取得了使用權(quán)的主模塊，通過(guò)總線發(fā)出本次打算訪問(wèn)的從模塊（或從設(shè)備）的存儲(chǔ)地址或設(shè)備地址及有關(guān)命令，啟動(dòng)參與本次傳輸?shù)膹哪K；（1分）傳數(shù)階段：主模塊和從模塊進(jìn)行數(shù)據(jù)交換，數(shù)據(jù)由源模塊發(fā)出經(jīng)數(shù)據(jù)總線流入目的模塊；（1分）結(jié)束階段：主模塊的有關(guān)信息均從系統(tǒng)總線上撤除，讓出總

41、線使用權(quán)。（1分）2（6分，每寫出一種給1分，最多6分）答：針對(duì)存儲(chǔ)器，采用高速芯片針對(duì)存儲(chǔ)器，可以采用Cache-主存層次的設(shè)計(jì)和管理提高整機(jī)的速度；針對(duì)存儲(chǔ)器，可以采用多體并行結(jié)構(gòu)提高整機(jī)的速度；針對(duì)控制器，可以通過(guò)指令流水設(shè)計(jì)技術(shù)提高整機(jī)的速度；針對(duì)控制器，可以通過(guò)超標(biāo)量設(shè)計(jì)技術(shù)提高整機(jī)的速度；針對(duì)運(yùn)算器，可以對(duì)運(yùn)算方法加以改進(jìn)，如兩位乘，或用快速進(jìn)位鏈；針對(duì)I/O系統(tǒng)，可以運(yùn)用DMA技術(shù)不中斷現(xiàn)行程序，提高CPU的效率。3（5分）答：（每寫對(duì)一個(gè)屏蔽字1分）設(shè)屏蔽位為“1”時(shí)表示對(duì)應(yīng)的中斷源被屏蔽，屏蔽字排列如下：中斷源屏蔽字0 1 2 3 4L0L1L2L3L4 1 1 0 0 0

42、0 1 0 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 14（5分）答：（1） 一地址指令格式為（1分）OPMAOP操作碼字段，共7位，可反映120種操作；M尋址方式特征字段，共2位，可反映4種尋址方式；A形式地址字段，共16 7 2 = 7位 （1分）（2） 直接尋址的最大范圍為27 = 128 （1分）（3） 由于存儲(chǔ)字長(zhǎng)為16位，故一次間址的尋址范圍為216 = 65536 （1分）（4） 相對(duì)尋址的位移量為 64 + 63 （1分）六、 （共15分）問(wèn)答題1（8分）答：假設(shè)進(jìn)棧操作是先修改堆棧指針后存數(shù)，則出棧操作是先讀數(shù)后修改堆棧指針。（1）完成中斷返回指令組合邏

43、輯控制的微操作命令及節(jié)拍安排（4分）取指階段T0 PCMAR，1RT1 M(MAR) MDR，(PC) + 1PCT2 MDRIR，OP(IR) ID執(zhí)行階段T0 SPMAR，1RT1 M(MAR) MDRT2 MDRPC，(SP) + 1SP（2）完成中斷返回指令微程序控制的微操作命令及節(jié)拍安排（4分）取指階段T0 PCMAR，1RT1 Ad(CMDR) CMART2 M(MAR) MDR，(PC) + 1PCT3 Ad(CMDR) CMART4 MDRIRT5 OP(IR) 微地址形成部件CMAR執(zhí)行階段T0 SPMAR，1RT1 Ad(CMDR) CMART2 M(MAR) MDRT3

44、Ad(CMDR) CMART4 MDRPC，(SP) + 1SPT5 Ad(CMDR) CMAR2（7分）答：DMA方式接口電路的基本組成框圖如下：（3分）以數(shù)據(jù)輸入為例，具體操作如下：（4分） 從設(shè)備讀入一個(gè)字到 DMA 的數(shù)據(jù)緩沖寄存器 BR 中，表示數(shù)據(jù)緩沖寄存器“滿”（如果I/O 設(shè)備是面向字符的，則一次讀入一個(gè)字節(jié)，組裝成一個(gè)字）； 設(shè)備向DMA接口發(fā)請(qǐng)求（DREQ）； DMA接口向CPU申請(qǐng)總線控制權(quán)（HRQ）； CPU發(fā)回HLDA信號(hào)，表示允許將總線控制權(quán)交給DMA接口； 將DMA主存地址寄存器中的主存地址送地址總線； 通知設(shè)備已被授予一個(gè) DMA 周期（DACK），并為交換下一

45、個(gè)字做準(zhǔn)備； 將DMA數(shù)據(jù)緩沖寄存器的內(nèi)容送數(shù)據(jù)總線； 命令存儲(chǔ)器作寫操作； 修改主存地址和字計(jì)數(shù)值； 判斷數(shù)據(jù)塊是否傳送結(jié)束，若未結(jié)束，則繼續(xù)傳送；若己結(jié)束，（字計(jì)數(shù)器溢出），則向CPU申請(qǐng)程序中斷，標(biāo)志數(shù)據(jù)塊傳送結(jié)束。七、設(shè)計(jì)題（共10分） 答：（1）將16進(jìn)制地址范圍寫成二進(jìn)制地址碼，并確定其總?cè)萘俊＃?分）用戶程序區(qū) 1K8位系統(tǒng)程序區(qū)2K8位 （2）根據(jù)地址范圍的容量以及該范圍在計(jì)算機(jī)系統(tǒng)中的作用，選擇存儲(chǔ)芯片。由6000H67FFH系統(tǒng)程序區(qū)的范圍，應(yīng)選1片2K8位的ROM（1分）由6800H6BFFH用戶程序區(qū)的范圍，應(yīng)選2片1K4位的RAM芯片（1分）（3）存儲(chǔ)芯片的片選邏輯圖

46、（6分）計(jì)算機(jī)組成原理試題4一、選擇題（共20分，每題1分）1設(shè)寄存器內(nèi)容為80H，若它對(duì)應(yīng)的真值是 127，則該機(jī)器數(shù)是 A原碼； B補(bǔ)碼； C反碼； D移碼。2下列敘述中 是正確的。 A程序中斷方式中有中斷請(qǐng)求，DMA方式中沒(méi)有中斷請(qǐng)求； B程序中斷方式和DMA方式中實(shí)現(xiàn)數(shù)據(jù)傳送都需中斷請(qǐng)求； C程序中斷方式和DMA方式中都有中斷請(qǐng)求，但目的不同； DDMA要等到指令周期結(jié)束時(shí)才進(jìn)行周期竊取。3設(shè)機(jī)器數(shù)字長(zhǎng)為32位，一個(gè)容量為16MB的存儲(chǔ)器，CPU按半字尋址，其尋址范圍是 。A224； B223； C222； D221。4在中斷接口電路中，向量地址可通過(guò) 送至CPU。A地址線； B數(shù)據(jù)線

47、； C控制線； D狀態(tài)線。5在程序的執(zhí)行過(guò)程中，Cache與主存的地址映象是由 。A程序員調(diào)度的； B操作系統(tǒng)管理的； C由程序員和操作系統(tǒng)共同協(xié)調(diào)完成的； D硬件自動(dòng)完成的。6總線復(fù)用方式可以_。A提高總線的傳輸帶寬；B增加總線的功能；C減少總線中信號(hào)線的數(shù)量；D提高CUP利用率。7下列說(shuō)法中正確的是。ACache與主存統(tǒng)一編址，Cache的地址空間是主存地址空間的一部分；B主存儲(chǔ)器只由易失性的隨機(jī)讀寫存儲(chǔ)器構(gòu)成；C單體多字存儲(chǔ)器主要解決訪存速度的問(wèn)題；DCache不與主存統(tǒng)一編址，Cache的地址空間不是主存地址空間的一部分。8在采用增量計(jì)數(shù)器法的微指令中，下一條微指令的地址_。A在當(dāng)前的

48、微指令中；B在微指令地址計(jì)數(shù)器中；C在程序計(jì)數(shù)器；D在CPU中。9由于CPU內(nèi)部操作的速度較快，而CPU訪問(wèn)一次存儲(chǔ)器的時(shí)間較長(zhǎng)，因此機(jī)器周期通常由_來(lái)確定。A指令周期；B存取周期；C間址周期；D執(zhí)行周期。10RISC機(jī)器_。A不一定采用流水技術(shù)；B一定采用流水技術(shù)；CCPU配備很少的通用寄存器；DCPU配備很多的通用寄存器。11在下列尋址方式中， 尋址方式需要先計(jì)算，再訪問(wèn)主存。A立即；B變址；C間接；D直接。12在浮點(diǎn)機(jī)中，判斷補(bǔ)碼規(guī)格化形式的原則是_。A尾數(shù)的第一數(shù)位為1，數(shù)符任意；B尾數(shù)的符號(hào)位與第一數(shù)位相同；C尾數(shù)的符號(hào)位與第一數(shù)位不同；D階符與數(shù)符不同。13I/O采用統(tǒng)一編址時(shí)，進(jìn)

49、行輸入輸出操作的指令是_。A控制指令；B訪存指令；C輸入輸出指令；D程序指令。14設(shè)機(jī)器字長(zhǎng)為32位，存儲(chǔ)容量為16MB，若按雙字編址，其尋址范圍是。A8MB；B2M；C4M；D16M。15 尋址對(duì)于實(shí)現(xiàn)程序浮動(dòng)提供了較好的支持。 A間接尋址；B變址尋址；C相對(duì)尋址；D直接尋址。16超流水線技術(shù)是_。A縮短原來(lái)流水線的處理器周期；B在每個(gè)時(shí)鐘周期內(nèi)同時(shí)并發(fā)多條指令；C把多條能并行操作的指令組合成一條具有多個(gè)操作碼字段的指令；D以上都不對(duì)。17以下敘述中錯(cuò)誤的是_。A指令周期的第一個(gè)操作是取指令；B為了進(jìn)行取指令操作，控制器需要得到相應(yīng)的指令；C取指令操作是控制器自動(dòng)進(jìn)行的；D指令周期的第一個(gè)操

50、作是取數(shù)據(jù)。18I/O與主主機(jī)交換信息的方式中，DMA方式的特點(diǎn)是_。ACPU與設(shè)備串行工作，傳送與主程序串行工作；BCPU與設(shè)備并行工作，傳送與主程序串行工作；CCPU與設(shè)備并行工作，傳送與主程序并行工作；DCPU與設(shè)備串行工作，傳送與主程序并行工作。19若9BH表示移碼（含1位符號(hào)位）其對(duì)應(yīng)的十進(jìn)制數(shù)是_。 A27； B-27； C-101； D101。20在二地址指令中 是正確的。 A指令的地址碼字段存放的一定是操作數(shù)； B指令的地址碼字段存放的一定是操作數(shù)地址； C運(yùn)算結(jié)果通常存放在其中一個(gè)地址碼所提供的地址中； D指令的地址碼字段存放的一定是操作碼。二、填空題（共20分，每空1分）132位字長(zhǎng)的浮點(diǎn)數(shù)，其中階碼8位（含1位階符），基值為2，尾數(shù)24位（含1位數(shù)符），則其對(duì)應(yīng)的最大正數(shù)是 A ，最小的絕對(duì)值是 B ；若機(jī)器數(shù)采用補(bǔ)碼表示，且尾數(shù)為規(guī)格化形式，則對(duì)應(yīng)的最小正數(shù)是 C ，最小負(fù)數(shù)是 D 。（均用十進(jìn)制表示）2CPU從主存取出一條指令并執(zhí)行該指令的時(shí)間叫 A ，它通常包含若干個(gè) B