數(shù)字電路基礎(chǔ)ppt課件

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6.1 概述 6.2 邏輯門電路 6.3 邏輯代數(shù)的基本公式和規(guī)則 6.4 邏輯函數(shù)的化簡(jiǎn),本章主要內(nèi)容,,1,數(shù)字電路的基本工作信號(hào)是以高低電平為特征的二進(jìn)制信號(hào)，分析和 設(shè)計(jì)數(shù)字電路的主要工具是邏輯代數(shù)。,本章先介紹數(shù)字電路的基本概念、數(shù)制與碼制、基本邏輯運(yùn)算及門電 路，然后介紹邏輯代數(shù)的基本公式與定理、邏輯函數(shù)的表示方法以及邏輯 函數(shù)的化簡(jiǎn)。,6.1 概述,6.1.1 數(shù)字電路與脈沖信號(hào),1．?dāng)?shù)字電路,在時(shí)間上和數(shù)值上均是離散（或不連續(xù)）的信號(hào)稱為數(shù)字信號(hào),常用數(shù)字0和1來表示。,2,這里的0和1不是十進(jìn)制數(shù)中的數(shù)字，而是邏輯0和邏輯1。,產(chǎn)生和處理這類數(shù)字信號(hào)的電路稱為數(shù)字電路或邏輯電路。數(shù)字電 路的任務(wù)是對(duì)數(shù)字信號(hào)進(jìn)行運(yùn)算（算術(shù)運(yùn)算和邏輯運(yùn)算）、計(jì)數(shù)、存貯、 傳遞和控制。,2．脈沖信號(hào),所謂脈沖，是指脈動(dòng)、短促和不連續(xù)的意思。,在數(shù)字電子技術(shù)中，把作用時(shí)間很短的、突變的電壓或 電流稱為脈沖。,數(shù)字信號(hào)實(shí)質(zhì)上是一種脈沖信號(hào)。,常見的脈沖信號(hào)波形有矩形波、尖頂波等多種。,3,一個(gè)實(shí)際的脈沖波形如圖6.1.1所示。,脈沖幅度 A,脈沖上升沿 tr,脈沖周期 T,脈沖下降沿 tf,脈沖寬度 tp,A,tp,tr,tf,T,實(shí)際的矩形波,4,脈沖前沿─脈沖最先來到的一邊，指脈沖的幅度由10%上升到90%所需的時(shí)間。,脈沖后沿─脈沖結(jié)束時(shí)的一 邊，指脈沖的幅度由90%下 降到10%所需要的時(shí)間。,脈沖寬度─脈沖前沿幅度的50%到后沿幅度的50%所需要的時(shí)間，也稱脈沖持續(xù)時(shí)間。,脈沖幅度A─脈沖信號(hào)變化的最大值。,其波形的物理意義參數(shù)敘述如下,5,脈沖周期T─周期性脈沖信號(hào)前后兩次出現(xiàn)的時(shí)間間隔。,脈沖信號(hào)又分為正脈沖和 負(fù)脈沖，正脈沖的前沿是上 升邊，后沿是下降邊，負(fù)脈 沖正好相反。理想矩形脈沖 如圖6.1.2所示。,,脈沖頻率─單位時(shí)間內(nèi)的脈沖數(shù)，與周期的關(guān)系為,6,6.1.2 邏輯狀態(tài)的表示方法,現(xiàn)實(shí)生活當(dāng)中有很多對(duì)立的狀態(tài)，像開關(guān)的閉合和斷開，燈泡的亮和 滅，事物的真和假，脈沖信號(hào)的有和無等。在數(shù)字電路當(dāng)中通常用邏輯“1” 和“0”來表示這兩種狀態(tài)。例如，燈亮為“1”，燈滅為“0”；有脈沖為“1”， 無脈沖為“0”。,脈沖信號(hào)通常用它的電位高低來表示：有脈沖時(shí)電位較高，稱它具有高 電平；無脈沖時(shí)電位較低，稱它具有低電平。,注意,因受各種因素的影響，高、低電平并不是單一的數(shù)值，而是指的一個(gè)范圍。,7,在數(shù)字系統(tǒng)中，脈沖信號(hào)的高、低電平都用“1”或“0”來表示，如果高電 平用“1”，低電平用“0”表示，稱為正邏輯系統(tǒng)。如果高電平用“0”，低電平 用“1”表示，稱為負(fù)邏輯系統(tǒng)。 本書中采用正邏輯系統(tǒng)。,6.1.3 數(shù)制與碼制,1．?dāng)?shù)制 數(shù)制是計(jì)數(shù)進(jìn)位制的簡(jiǎn)稱。人們?cè)谌粘Ｉ钪?，?xí)慣于用十進(jìn)制數(shù)，而在數(shù)字系統(tǒng)中，多采用二進(jìn)制數(shù)，有時(shí)也采用八進(jìn)制數(shù)或十六進(jìn)制數(shù)。,（1）十進(jìn)制：十進(jìn)制數(shù)有0、1、2、…9十個(gè)數(shù)碼，計(jì)數(shù)的基數(shù)是10，進(jìn)位規(guī)則是“逢十進(jìn)一”。對(duì)于任意一個(gè)十進(jìn)制數(shù)N可表示為,8,,（6.1.1),,注意：小數(shù)點(diǎn)的前一位為第0位，即 。,,其中Ki是第i位的數(shù)碼， 稱為第i位的權(quán)。,例6.1.1 將十進(jìn)制數(shù)129.5寫成按權(quán)展開形式,解：,（2）二進(jìn)制：二進(jìn)制有0、1兩個(gè)數(shù)碼，基數(shù)為2，按“逢二進(jìn)一”的規(guī)律計(jì)數(shù)。 對(duì)于任意一個(gè)二進(jìn)制數(shù)N可表示為,(6.1.2),,同理， Ki是第 位的數(shù)碼， 稱為第 位的權(quán)。,例6.1.2 將二進(jìn)制數(shù)寫成按權(quán)展開形式。,,解：,（3）十六進(jìn)制：十六進(jìn)制有0、1、2、…9、A（10）、B（11）、C12）、 D（13）、E（14）、F（15）十六個(gè)數(shù)碼。基數(shù)為16，按“逢十六進(jìn)一”的規(guī)律計(jì)數(shù)。仿效二進(jìn)制和十進(jìn)制，任意一個(gè)十六進(jìn)制數(shù)N可表示為,（6.1.3),例6.1.3 將十六進(jìn)制數(shù) 寫成按權(quán)展開形式。,解：,2．?dāng)?shù)制轉(zhuǎn)換 （1）二進(jìn)制、十六進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù) 先將二進(jìn)制數(shù)或十六進(jìn)制數(shù) 按權(quán)展開，然后把所有各項(xiàng)按十進(jìn)制數(shù)相加即可。,,,例6.1.4 將二進(jìn)制數(shù) 、十六進(jìn)制數(shù) 轉(zhuǎn)換成十進(jìn)制數(shù)。,解：,（2）十進(jìn)制數(shù)轉(zhuǎn)換成二、十六進(jìn)制數(shù) 十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)或十六進(jìn)制數(shù)，要分整數(shù)和小數(shù)兩部分分別進(jìn)行轉(zhuǎn)換，這里只介紹整數(shù)部分的轉(zhuǎn)換。通常采取除2或除16取余法，直到商為0止。讀數(shù)方向由下而上。,11,,例6.1.5 將十進(jìn)制數(shù) 分別 轉(zhuǎn)換成二進(jìn)制數(shù)和十六進(jìn)制數(shù)。,,先將 轉(zhuǎn)換成二進(jìn)制數(shù)， 采取“除2取余法”，過程如下,由此得,再采取“除16取余”的方法， 求對(duì)應(yīng)的十六進(jìn)制數(shù)，過程如下,由此得：,12,根據(jù)這個(gè)關(guān)系，將二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)時(shí)，只要以小數(shù) 點(diǎn)為 界，分別向左、右兩邊按四位一組進(jìn)行分開，不足四位補(bǔ)0，再將每一組二 進(jìn)制數(shù)轉(zhuǎn)換為相應(yīng)的十六進(jìn)制數(shù)，最后將結(jié)果按序排列即可。,,例6.1.6 將二進(jìn)制數(shù) 轉(zhuǎn)換成十六進(jìn)制數(shù)。,解：方法如下,由此得：,（3）二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的轉(zhuǎn)換 由于兩種數(shù)制的基數(shù)2與16之間的關(guān)系為，因此，四位二進(jìn)制數(shù)恰好對(duì)應(yīng)一位十六進(jìn)制數(shù)。,13,十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)，其過程恰好和上面相反，即只要把原來的十六進(jìn)制數(shù)逐位用相應(yīng)的四位二進(jìn)制數(shù)代替即可。 例6.1.7 將十六進(jìn)制數(shù) 轉(zhuǎn)換成二進(jìn)制數(shù)。,將首或尾的0去掉后得,解：方法如下,14,6.2 邏輯門電路,邏輯關(guān)系指事物的因果關(guān)系，即“條件”與“結(jié)果”的關(guān)系。在數(shù)字電路 中用輸入信號(hào)反映“條件”，用輸出信號(hào)表示“結(jié)果”，這種電路稱邏輯電路。,邏輯電路中最基本的邏輯關(guān)系有三種，即：與邏輯、或邏輯、非邏輯。 相應(yīng)的邏輯門電路也有三種，即：與門電路、或門電路、非門電路。 門電路可以用二極管、三極管、電阻等分立元件組成，也可以是集成電路。,6.2.1 基本邏輯運(yùn)算及實(shí)現(xiàn),1．三種基本邏輯運(yùn)算 邏輯代數(shù)的基本運(yùn)算有與、或、非三種。,15,圖6.2.1給出了三種指示燈控制電路，下面分別討論其對(duì)應(yīng)的邏輯運(yùn)算 關(guān)系。,如果約定：將開關(guān)閉合作為條件，把指示燈亮作為結(jié)果，那么圖6.2.1 所示控制電路就代表了三種不同的因果關(guān)系。,16,圖（a）表明：只有所有條件同時(shí)滿足時(shí)，結(jié)果才會(huì)發(fā)生。這種因 果關(guān)系叫做邏輯與關(guān)系。,,,0,1,0,B,Y,A,狀態(tài)表,,開關(guān)閉合：“1” 斷開：“0” 燈亮：“1” 燈滅：“0”,邏輯表達(dá)式： Y = A ? B,17,真值表,1,1,1,0,開關(guān)閉合：“1” 斷開：“0” 燈亮：“1” 燈滅：“0”,邏輯表達(dá)式： Y = A + B,圖（b）表明：只要條件之一能夠滿足，結(jié)果就會(huì)發(fā)生。這種因果 關(guān)系叫做邏輯或關(guān)系。,18,“非”邏輯關(guān)系是否定或相反的意思。,Y,220V,,,,,A,,,+,-,,,,,,,R,,,開關(guān)閉合：“1” 斷開：“0” 燈亮：“1” 燈滅：“0”,圖（c）表明：條件滿足時(shí)，結(jié)果不會(huì)發(fā)生；而條件不滿足時(shí)，結(jié)果 一定發(fā)生。這種因果關(guān)系叫做邏輯非關(guān)系。,19,如果以A、B表示條件，并用1表示條件滿足，0表示不滿足；以Y 表示事件的結(jié)果，并用1表示事件發(fā)生，0表示不發(fā)生。則與、或、非的 邏輯關(guān)系可用表6.2.1、表6.2.2、表6.2.3來描述。這種描述邏輯關(guān)系的表 格稱之為真值表。,20,以“·”代表與運(yùn)算（或稱邏輯相乘），以“+”代表或運(yùn)算（或稱邏輯相 加），以變量上的“—”代表非運(yùn)算（或稱邏輯求反），則表6.2.4表示三種 基本邏輯運(yùn)算表達(dá)式及其運(yùn)算規(guī)律。,,,,,21,能實(shí)現(xiàn)與、或、非三種基本邏輯運(yùn)算關(guān)系的單元電路分別叫做與門、 或門、非門（也稱反相器），其對(duì)應(yīng)的邏輯符號(hào)如圖6.2.2所示。,22,2．復(fù)合邏輯運(yùn)算,與、或、非是三種最基本的邏輯關(guān)系，任何其他的復(fù)雜邏輯關(guān)系都可 由這三種基本邏輯關(guān)系組合而成。,例如將與門和非門按圖6.2.3(a)連接，可得到圖6.2.3(b)的與非門（先與 后非運(yùn)算的電路）。,23,（3） 真值表,（2） 邏輯符號(hào),（1） 邏輯表達(dá)式,,,與,非,與非,24,,,,,,,,,,,,表6.2.5 幾種常見復(fù)合邏輯關(guān)系,25,6.2.2 TTL集成邏輯門,TTL電路是輸入端和輸出端都采用晶體管的邏輯電路，TTL是一個(gè) 電路系列，這里只介紹典型的TTL非門電路。,1．電路組成與邏輯功能分析,圖6.2.4所示是典型的TTL與非門原理電路圖。電路由三部分構(gòu)成： 多發(fā)射三極管VT1和電阻R1組成輸入級(jí)；VT2和R2、R3組成中間放大 級(jí)；VT3、VT4、VT5和R4、R5組成輸出級(jí)，其中VT3與VT4組成的復(fù)合 管作為VT5的有源負(fù)載，以提高電路的帶負(fù)載能力。,26,輸出、輸入邏輯關(guān)系為與非關(guān)系，即“有0出1，全1出0”。,27,,多發(fā)射極三極管,VT1,28,(1) 輸入全為高電平“1”(3.6V)時(shí),4.3V,VT2、VT5飽和導(dǎo)通,鉗位2.1V,E結(jié)反偏,截止,,,負(fù)載電流（灌電流）,輸入全高“1”,輸出為低“0”,1V,VT1,29,1V,VT2、VT5截止,負(fù)載電流（拉電流）,(2) 輸入端有任一低電平“0”(0.3V),,,輸入有低“0”輸出為高“1”,流過 E結(jié)的電流為正向電流,5V,VT1,30,2．電壓傳輸特性,電壓傳輸特性是指與非門輸出電壓與輸入電壓的關(guān)系曲線。它反映輸 入由低電平變到高電平時(shí)輸出電平相應(yīng)的變化情況,圖6.2.5(a)是TTL與非門電壓傳輸特性的測(cè)試電路,改變A端的電壓， 并分別測(cè)出uI和 uO ，就可得到圖 6.2.5(b)所示TTL與 非門的電壓傳輸特 性曲線。,31,,D,E,,,低電平噪聲容限電壓UNL—保證輸出高電平電壓不低于額定值90%的條件下所允許疊加在輸入低電平電壓上的最大噪聲（或干擾）電壓。UNL=UOFF –UIL,允許疊加干擾,,,,UOFF,UOFF是保證輸出為額定高電平的90%時(shí)所對(duì)應(yīng)的最大輸入低電平電壓。,,輸出為高電平0.9UOH （3.5V左右）,輸入 低電平 小于0.6V,32,當(dāng)大于0.6V以后，VT2開始導(dǎo)通，VT5仍然截止，隨著的增加，VT2 的基極電位增加，VT2的集電極電位下降，故隨的增加而線性下降，一 直維持到增大到1.3V左右，對(duì)應(yīng)于曲線的BC段，這一段稱為線性區(qū)。,當(dāng)增大到1.3V以后，再稍增加一點(diǎn)兒，VT5也將由原來的截止?fàn)顟B(tài) 向飽和狀態(tài)變化，故大于1.3V以后，將急劇下降，對(duì)應(yīng)于曲線的CD 段，這一段稱為轉(zhuǎn)折區(qū),轉(zhuǎn)折區(qū)對(duì)應(yīng)的范圍較小，大約大于1.4V以后，VT2、 VT5同時(shí)飽和， 輸出為低電平（大約為0.3V左右），對(duì)應(yīng)于曲線的DE段，這一段稱為飽 和區(qū)。,從電壓傳輸特性曲線可以看出：輸入低電平信號(hào)值在一定范圍內(nèi) 變化，輸出高電平并不立即下降（AB段）。,33,同樣，輸入高電平信號(hào)值在一定范圍內(nèi)變化，輸出低電平也不立即上 升（DE段）。這就是說，TTL與非門允許輸入電平有一個(gè)波動(dòng)范圍，以防 止電路工作過程中外界的干擾電壓。,,,,34,3．TTL與非門的主要參數(shù)及使用注意事項(xiàng),（1）主要參數(shù) 表6.2.6列出的是2輸入四與非門74LS00的參數(shù)，其名稱與意義說明如下。,,表6.2.6,35,,,,,,,36,,,,,C,D,E,電壓傳輸特性,典型值3.6V， ?2.4V為合格,典型值0.3V， ?0.4V為合格,,,當(dāng)有一個(gè)以上輸入端為低電平時(shí)的輸出電壓稱為輸出高電平電壓UOH,所有輸入端均為高電平時(shí)的輸出電壓稱為輸出低電平電壓UOL,37,,D,E,,,,,UOFF,UOFF是保證輸出為額定高電平的90%時(shí)所 對(duì)應(yīng)的最大輸入低電平電壓。,,0.9UOH,UON,UON是保證輸出為額定低電 平時(shí)所對(duì)應(yīng)的最小輸入高電 平電壓。,38,,,,,關(guān)門電平 和開門電平 是兩個(gè)很重要的參數(shù)，它們反映了電路的 抗干擾能力。在TTL與非門使用中，輸入端會(huì)有噪聲電壓疊加到輸入信號(hào) 的高、低電平上，只要噪聲電壓的幅度不超過允許的界限，就不會(huì)影響輸 出的邏輯狀態(tài)。例如：在74LS00的一組與非門輸入端輸入 低電 平信號(hào)。 由表6.2.5可知：74LS00輸入低電平電壓最大值是0.8V，因此，只要噪 聲電壓 小于0.5V，就不會(huì)改變輸出的高電平狀態(tài)。把+0.5V稱作該TTL 與非門的低電平噪聲容限。電路的允許噪聲容限越大，其抗干擾能力越強(qiáng)。,扇出系數(shù)NO指一個(gè)“與非”門能帶同類門的最大數(shù)目，它表示帶負(fù)載的 能力。對(duì)于一般TTL與非門的扇出系數(shù)NO為8~10，特殊驅(qū)動(dòng)器集成門的扇 出系數(shù)可達(dá)20。,39,平均傳輸延遲時(shí)間 ：它是表征開關(guān)速度的一個(gè)參數(shù)。一般可以 理解為從輸入變化（從低到高或從高到低）時(shí)算起到輸出有變化（也是 從高到低或從低到高）所需的時(shí)間。74LS系列TTL與非門的的典型值是 3~5ns。值越小，門電路轉(zhuǎn)換速度越快。,,40,平均傳輸延遲時(shí)間 tpd,tpd1,tpd2,TTL的 tpd 約在 10ns ~ 40ns，此值愈小愈好。,輸入波形ui,輸出波形uO,41,TTL與非門的主要參數(shù)可查閱有關(guān)TTL電路手冊(cè)。 典型的TTL與非門產(chǎn)品74LS20（4輸入二與非門）的管 腳排列圖如圖6.2.6所示。其中標(biāo)注為NC的是空管腳。,42,（2）使用注意事項(xiàng) 在TTL與非門使用過程中，若有多余或暫時(shí)不用的輸入端，其處理的 原則是應(yīng)保證其邏輯狀態(tài)為高電平。 一般方法有①剪斷懸空或直接懸空； ②與其它已用輸入端并聯(lián)使用； ③將其接電源+UCC。 電路的安裝應(yīng)盡量避免干擾信號(hào)的侵入，確保電路穩(wěn)定工作。,4．其他類型的TTL與非門 （1）集電極開路與非門（OC門）,43,44,OC門的重要作用：,1.輸出端可直接驅(qū)動(dòng)負(fù) 載、顯示器和執(zhí)行機(jī)構(gòu),,2.幾個(gè)輸出端可直接相聯(lián):實(shí)現(xiàn) 線與關(guān)系,“0”,,“0”,45,2.幾個(gè)輸出端可直接相聯(lián),“1”,“線與”功能,46,（2）三態(tài)輸出與非門（TSL門）,所謂三態(tài)門 就是它除了具有 輸出電阻較小的 高電平和低電平 兩種狀態(tài)外，還 具有極高輸出阻 抗的第三個(gè)狀 態(tài)，稱為高阻態(tài) （或禁止態(tài)）。,47,“1”,截止,三態(tài)輸出與非門是在普通與非門的基礎(chǔ)上附加使能控制電路構(gòu)成的 門電路。,48,“0”,導(dǎo)通,當(dāng)控制端為低電平“0”時(shí)，輸出 Y處于開路狀態(tài)，也稱為高阻狀態(tài)。,49,? ? 0 高阻,?表示任意態(tài),50,三態(tài)門的典型應(yīng)用如圖6.2.10所示。 ①用三態(tài)門組成總線結(jié)構(gòu) TSL門在計(jì)算機(jī)系統(tǒng)中經(jīng)常被用作數(shù)據(jù)傳送。為了減少連線的數(shù) 目，希望能在同一條導(dǎo)線上分時(shí)傳送若干門電路的輸出信號(hào)，這時(shí)就可 以用三態(tài)門來實(shí)現(xiàn)。 如圖6.2.10(a)所示。 只要分時(shí)控制電路依次使三態(tài)門G1、G2…Gn輪流使能，即任何時(shí)刻 僅有一個(gè)為0，就可實(shí)現(xiàn)輸出信號(hào)輪流送到總線上。,51,52,,當(dāng) =0時(shí)，G1工作， G 2處于高阻狀態(tài)，數(shù)據(jù)D1 經(jīng)G1反相后送到總線。,0,②用三態(tài)門實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸,53,=1時(shí)，G 1處 于高阻狀態(tài)，G2工作，總 線上的數(shù)據(jù)經(jīng)G2反相后在 D2端輸出。,1,54,MOS邏輯門電路是金屬—氧化物—半導(dǎo)體場(chǎng)效應(yīng)管邏輯門的簡(jiǎn)稱。MOS集成電路有三種形式，即由N溝道增強(qiáng)型MOS管構(gòu)成的NMOS電路、由P溝道增強(qiáng)型MOS管構(gòu)成的PMOS電路以及兼有N溝道和P溝道的互補(bǔ)MOS電路（簡(jiǎn)稱為CMOS電路）。PMOS電路的原理與NMOS電路的原理完全相同，只是電源極性相反而已。,6.2.3 CMOS集成邏輯門,CMOS發(fā)展最迅速，應(yīng)用最廣泛。制造工藝簡(jiǎn)單、體積小、集成度 高，特別適用于大規(guī)模集成制造。CMOS電路的另一個(gè)特點(diǎn)是輸入阻抗高 （可達(dá)1010Ω以上），即直流負(fù)載很小，幾乎不取用前級(jí)信號(hào)源電流，因 此有很高的扇出能力。,55,1．CMOS反相器（非門）,56,（1）CMOS反相器電路工作原理,CMOS 管,,負(fù)載管,驅(qū)動(dòng)管,(互補(bǔ)對(duì)稱管),,=“1”時(shí)， T1導(dǎo)通， T2截止， =“0”,=“0”時(shí)， T1截止， T2導(dǎo)通， =“1”,與 為反相關(guān)系。,漏極連在一起作為反相器的輸出端,柵極連在一起作為反相器的輸入端,57,CMOS反相器的電壓傳輸特性如圖6.2.11(b)所示,（2）COMS反相器的特性曲線,②CMOS反相器電壓傳 輸特性曲線較接近理想開關(guān) 處是管子 導(dǎo)通與截止的轉(zhuǎn)折點(diǎn)。,①CMOS反相器無論輸入 高電平還是低電平，都有一 個(gè)管子處于截止?fàn)顟B(tài)，因此 靜態(tài)電流極?。{安級(jí)）。,,58,③當(dāng)輸入 、 時(shí)，其噪聲容 限，因此抗干擾能力很強(qiáng)。,,,,,④CMOS的輸入電流 IIH、IIL 均小于1 ， 輸出電流IOH 、IOL均大 于500 因此扇出系數(shù)大。,59,（1）電路結(jié)構(gòu)和特點(diǎn) 將兩個(gè)以上P溝道增強(qiáng) 型MOS管源極和漏極分別并 接，N溝道增強(qiáng)型MOS管串 接，就構(gòu)成了CMOS與非門。 二輸入端CMOS與非門電路 如圖6.2.12所示。,2．CMOS與非門,（2）邏輯功能分析,60,①A、B當(dāng)中有一個(gè)或全 為低電平時(shí)，VT3、VT4中有 一個(gè)或全部截止，VT1、VT2 中有一個(gè)或全部導(dǎo)通，輸出 Y為高電平。,②只有當(dāng)輸入A、B全為高電平 時(shí)，VT1和VT2才會(huì)都導(dǎo)通，VT3 和VT4才會(huì)都截止，輸出Y才會(huì) 為低電平。,61,在CMOS門電路的系列產(chǎn)品中，除了反相器和與非門外，還有與門、 或門、或非門、與或非門、異或門等，這里不再介紹。,3．其他類型的CMOS門電路簡(jiǎn)介,（1）漏極開路的門電路（OD門） 如同TTL電路中的OC門那樣，CMOS門的輸出電路結(jié)構(gòu)也可做成漏 極開路（OD）的形式。其使用方法與TTL的OC門類似。,（2）CMOS傳輸門 CMOS傳輸門如圖6.2.13（a）所示。,62,它由一個(gè)PMOS管和一個(gè)NMOS管并聯(lián)而成。圖(b)是它的代表符號(hào),,C和 是一對(duì)互補(bǔ)的控制信號(hào)，VT1和VT2是結(jié)構(gòu)對(duì)稱的器件,63,設(shè)：,可見ui在0~10V連續(xù)變化時(shí)，至少有一個(gè)管子導(dǎo)通，傳輸門打開，（相當(dāng)于開關(guān)接通） ui可傳輸?shù)捷敵龆?，即uO= ui，所以COMS傳輸門可以傳輸模擬信號(hào)，也稱為模擬開關(guān)。,（0~7V）,導(dǎo)通,（3~10V）,導(dǎo)通,64,可見ui在0~10V連續(xù)變化時(shí)，兩管子均截止，傳輸門關(guān)斷，（相當(dāng)于開關(guān)斷開） ui不能傳輸?shù)捷敵龆恕?（0~10V）,設(shè)：,65,（3）三態(tài)輸出的CMOS門電路 從邏輯功能和應(yīng)用的角度上講，三態(tài)輸出的CMOS門電路和TTL三 態(tài)門電路只是在電路結(jié)構(gòu)上CMOS的三態(tài)輸出門電路要簡(jiǎn)單得多。,（1）CMOS電路多余輸入端不能懸空。對(duì)于或門、或非門，可將多余輸入端直接接地；與門、與非門的多余輸入端可直接接電源，切記不可懸空。否則將造成邏輯狀態(tài)不定或柵極擊穿。,（2）MOS集成器件應(yīng)在導(dǎo)電容器中儲(chǔ)存和運(yùn)輸。例如，可插在“導(dǎo)電泡沫塑料”上。切不可放在易產(chǎn)生靜電的泡沫塑料、塑料袋或其他容器中。,（3）輸入線較長(zhǎng)或輸入端有大電容時(shí)，在輸入端應(yīng)串接限流電阻。輸出 端容性負(fù)載不能大于。其他注意事項(xiàng)同TTL電路。,4．CMOS電路使用注意事項(xiàng),66,6.3 邏輯代數(shù)的基本公式和規(guī)則,0-1律,重疊律,互補(bǔ)律,交換律,根據(jù)邏輯代數(shù)中與、或、非三種基本運(yùn)算規(guī)則可推導(dǎo)出邏輯運(yùn)算的一 些基本公式，如表6.3.1所示。,表6.3.1邏輯代數(shù)的基本公式,,反演律,還原律,67,結(jié)合律,分配律,常用公式,,,,,,,,,68,,反演律,列狀態(tài)表證明：,,,同理可證明,69,表6.3.1中常用公式應(yīng)用較多，現(xiàn)利用基本公式對(duì)部分常用公式證明 如下。,（4）常用公式,分配率A+BC=(A+B)(A+C),0-1率A·1=1,,70,,分配率A(B+C)=AB+AC,,0-1率A+1=1,,,,71,證明,,,,,,證：,72,6.3.2 基本規(guī)則,1、代入規(guī)則：任何一個(gè)含有變量A的等式，如果將所有出現(xiàn)A的位置都用同一個(gè)邏輯函數(shù)代替，則等式仍然成立。這個(gè)規(guī)則稱為代入規(guī)則。,例如，已知等式 ，用BC代替等式中的B,,,,等式左邊：,等式右邊：,顯然等式仍然成立,73,（2）反演規(guī)則：對(duì)于任何一個(gè)邏輯表達(dá)式Y(jié)，如果將表達(dá)式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，那么所得到的表達(dá)式就是函數(shù)Y的反函數(shù)Y（或稱補(bǔ)函數(shù)）。這個(gè)規(guī)則稱為反演規(guī)則。 例如：,,,則,,應(yīng)用反演規(guī)則時(shí)應(yīng)注意，不在一個(gè)變量上的非號(hào)應(yīng)保持不變。,,,例如：,則,74,（3）對(duì)偶規(guī)則：對(duì)于任何一個(gè)邏輯表達(dá)式Y(jié)，如果將表達(dá)式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，而變量保持不變，則可得到的一個(gè)新的函數(shù)表達(dá)式Y(jié)‘，Y’稱為函Y的對(duì)偶函數(shù)。這個(gè)規(guī)則稱為對(duì)偶規(guī)則。,,,則,,如果兩個(gè)函數(shù)Y和Z相等，那么它們的對(duì)偶式也相等。不難證明， 表6.3.1所列的基本公式中，左右兩邊的等式互為對(duì)偶式。,例如：,75,6.4 邏輯函數(shù)的化簡(jiǎn),6.4.1 邏輯函數(shù)及其表示方法 1.邏輯函數(shù),,在邏輯代數(shù)中，邏輯變量的取值只有0、1兩種取值，所以輸出函數(shù) 的值也只能是0或1，而不可能有其它取值。,在邏輯電路中，如果輸入變量A、B、C、…的取值確定之后，輸出變量Y的 值也被唯一地確定了，那么，就稱Y是A、B、C、…的邏輯函數(shù)。邏輯函數(shù)的一 般表達(dá)式可以寫作 ：,76,2．邏輯函數(shù)的表示方法,邏輯函數(shù)的表示方法通常有,,,真值表,函數(shù)表達(dá)式,邏輯圖,卡諾圖,例如，圖6.4.1(a)是一個(gè)用單刀雙擲開關(guān)來控制樓梯照明燈的電路， 圖（b）為其示意圖。要求上樓時(shí)，先在樓下開燈，上樓后在樓上順手 把燈關(guān)掉；下樓時(shí)可在樓上開燈，在下樓后再把燈關(guān)掉，請(qǐng)用多種方法 表達(dá)其邏輯關(guān)系。為了表達(dá)圖6.4.1所示樓梯照明燈控制邏輯關(guān)系，先設(shè) 開關(guān)A、B向上扳為1，向下扳為0；燈Y發(fā)光為1，不發(fā)光為0。,77,78,（1）真值表表示法: 將輸入變量所有的取值和對(duì)應(yīng)的函數(shù)值列成表格。如表6.4.1所示。這個(gè)表格就稱為此邏輯問題的“真值表”。,注意在填寫真值表時(shí)應(yīng)注意： ①應(yīng)表示出所有可能的不同輸入組合，若輸入變量為n個(gè)，則完整的真值表應(yīng)有種不同的輸入組合。,②根據(jù)邏輯問題給出的條件，相應(yīng)地填入所有組合的邏輯結(jié)果。,79,邏輯表達(dá)式是指將輸入與輸出之間的邏輯關(guān)系用邏輯運(yùn)算符來描 述。由表中可知，在輸入變量A、B的四種不同的取值組合狀態(tài)中，只 有當(dāng)A=0與B=0（表示開關(guān)A、B均扳下），或者A=1與B=1（開關(guān)A、 B均扳上），Y才等于1（燈亮），其它兩種情況燈均不亮。顯然，對(duì) 應(yīng)燈亮的兩種情況，每一組取值組合狀態(tài)中，變量之間是與的關(guān)系， 而這兩組狀態(tài)組合之間是或的關(guān)系，由此可寫出真值表中Y=1的邏輯 表達(dá)式為,,,⊙,（2）邏輯表達(dá)式表示法,80,（3）邏輯圖表示法 邏輯圖是指將輸入與輸出之間的邏輯關(guān)系用邏輯圖形符號(hào)來描述。很顯然，上述邏輯問題屬于同或邏輯關(guān)系，因此可用圖6.4.2來表示。,(4）卡諾圖表示法:卡諾圖實(shí)際上是真值表的圖形化，因此也稱真值圖?？ㄖZ圖主要用來化簡(jiǎn)邏輯函數(shù)。它具有直觀、明了、易于化簡(jiǎn)等優(yōu)點(diǎn)?？ㄖZ圖表示法將在本節(jié)的后面進(jìn)行介紹。,81,6.4.2 邏輯函數(shù)的公式化簡(jiǎn),1．化簡(jiǎn)的意義,表達(dá)式越簡(jiǎn)單邏輯圖就越簡(jiǎn)單，對(duì)應(yīng)的實(shí)際電路也越簡(jiǎn)單，并且 經(jīng)濟(jì)、可靠。所以有必要對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)。,在實(shí)際應(yīng)用當(dāng)中，同一個(gè)邏輯函數(shù)可用不同形式的邏輯函數(shù)表達(dá)式 描述它，其中與或表達(dá)式是最基本的表示形式。運(yùn)用邏輯代數(shù)基本公式 和定理，它很容易被轉(zhuǎn)換成其他形式的表達(dá)式。所以邏輯函數(shù)化簡(jiǎn)，通 常是指將邏輯函數(shù)式化簡(jiǎn)成“最簡(jiǎn)與或表達(dá)式”。凡與項(xiàng)最少，且每個(gè)與 項(xiàng)中變量個(gè)數(shù)最少的與或表達(dá)式，可稱為最簡(jiǎn)與或表達(dá)式。,82,2．化簡(jiǎn)方法,（1）并項(xiàng)法: 利用公式 ，將兩項(xiàng)合并為一項(xiàng)，并消去 一個(gè)變量,,例1：,,,例2：,83,（2）吸收法：,吸收,例4：,化簡(jiǎn),,利用公式 消去多余的項(xiàng),例3：,84,（3）消去法：利用公式,例5：,,（4）消項(xiàng)法：利用公式,,例6：,（5）配項(xiàng)法：利用公式 給某個(gè)與項(xiàng)配項(xiàng)，試探進(jìn)一步化 簡(jiǎn)邏輯函數(shù),85,,,,,例6.4.1 化簡(jiǎn)函數(shù),解：,,,,,86,例6.4.2 化簡(jiǎn)函數(shù),,解：,,=1,從以上舉例中可見，用公式化簡(jiǎn)邏輯函數(shù)，沒有固定的步驟，比較靈 活，但有一定的技巧。,87,6.4.3 邏輯函數(shù)的卡諾圖化簡(jiǎn),1．邏輯函數(shù)的卡諾圖表示,（1）邏輯函數(shù)的最小項(xiàng)及性質(zhì),在邏輯函數(shù)中，如果一個(gè)乘積項(xiàng)包含了所有的變量，而且每個(gè)變量都 是以原變量或是反變量的形式作為一個(gè)因子出現(xiàn)一次，那么這樣的乘積項(xiàng) 就稱為這些變量的一個(gè)最小項(xiàng)。,在 n 變量邏輯函數(shù)中，若 m 是包含 n 個(gè)因子的乘項(xiàng)積，而且這n個(gè) 變量均以原變量或反變量的形式在 m 中出現(xiàn)一次，則稱m 為該組變量的 最小項(xiàng)。,88,二變量的全部最小項(xiàng),A B,最小項(xiàng),編號(hào),,,,0 0,0 1,1 0,1 1,A B,m0,m1,m2,m3,三變量的全部最小項(xiàng),A B C,最小項(xiàng),編號(hào),0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,m0,A B C,,,,m1,m2,m3,m4,m5,m6,m7,二變量全部最小項(xiàng)有m0~m3共4個(gè),三變量全部最小項(xiàng)有m0~m7共8個(gè),若有n個(gè)變量，則有2n個(gè) 最小項(xiàng),89,關(guān)于最小項(xiàng)的編號(hào)。其方法是： 設(shè)原變量為1，反變量為0，每個(gè)最 小項(xiàng)可按順序組成一組二進(jìn)制數(shù)， 將它轉(zhuǎn)換成對(duì)應(yīng)的十進(jìn)制數(shù)，即最 小項(xiàng)編號(hào)。 例如， 取值應(yīng)為011，對(duì) 應(yīng)十進(jìn)制數(shù)是3，則編號(hào)為3，記作， 其余類推。,,三變量的全部最小項(xiàng),A B C,最小項(xiàng),編號(hào),0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,m0,A B C,,,m1,m2,m3,m4,m5,m6,m7,表6.4.2列出了三變量的八個(gè)最小項(xiàng)及編號(hào)。,表6.4.2,m3,90,①卡諾圖的構(gòu)成:卡諾圖是以方塊圖的形式，將邏輯上相鄰的最小項(xiàng)排 在位置相鄰的方塊中所構(gòu)成的圖形。所謂邏輯相鄰是指兩個(gè)相同變量的最小 項(xiàng)，只有一個(gè)因子互為反變量，其它因子都相同。 。,（相鄰項(xiàng)是指兩個(gè)最小項(xiàng)只有一個(gè)因子互為反變量，其余因子均相同， 又稱為邏輯相鄰項(xiàng)）。,,,,,,,,,,（2）用卡諾圖表示邏輯函數(shù),91,二變量（A、B）的卡諾圖如圖6.4.3(a)所示，它有22=4個(gè)最小項(xiàng).,三變量（A、B、C）的卡諾圖如圖6.4.3(b)所示，它有23=8個(gè)最小項(xiàng).,92,四變量（A、B、C、D）的卡諾圖如圖6.4.3(c)所示，它有24=16個(gè)最小項(xiàng),93,注意：,左右、上下；,在卡諾圖中，,每一行的首尾；,每一列的首尾；,,的最小項(xiàng)都是邏輯相鄰的。,右圖左側(cè)和上側(cè)的數(shù)字，表示對(duì)應(yīng)最小項(xiàng)變量的取值,②用卡諾圖表示邏輯函數(shù),首先把邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)之和的形式，然后在卡諾圖上將這些最 小項(xiàng)對(duì)應(yīng)的位置上填1，其余填0（也可不填），就得到了表示這個(gè)邏輯函 數(shù)的卡諾圖。實(shí)際上就是將函數(shù)值填入相應(yīng)的方塊中。,94,例6.4.3 填寫三變量邏輯函數(shù)Y（A、B、C）=∑m(2,3,6,7)卡諾圖,解：Y有4個(gè)最小項(xiàng) ， ， ， ，就在三變量卡諾圖的相 應(yīng)位置上填1，其他位置填0，如圖6.4.4所示。,95,2．用卡諾圖化簡(jiǎn)邏輯函數(shù),卡諾圖中相鄰的方格中的兩個(gè)最小項(xiàng)只有一個(gè)變量不同，因此可以 利用，將兩項(xiàng)并為一項(xiàng)，并消去一個(gè)互非的變量。其方法可以歸納如下：,①相鄰的2個(gè)最小項(xiàng)可以合并成一項(xiàng)，并且能夠消去一個(gè)變量；,②相鄰的4個(gè)最小項(xiàng)可以合并成一項(xiàng)，并且能夠消去二個(gè)變量；,③相鄰的8個(gè)最小項(xiàng)可以合并成一項(xiàng)，并且能夠消去三個(gè)變量； ……,相鄰的2n個(gè)最小項(xiàng)可以合并成一項(xiàng)，并且能夠消去n個(gè)變 量。消去的是不同因子，保留的是相同因子。,96,例6.4.4 用卡諾圖化簡(jiǎn)邏輯函數(shù),Y(A,B,C,D)=∑m(1,4,5,6,7,9,12,13,14,15),解：根據(jù)所給函數(shù)，畫 出四變量卡諾圖，在對(duì)應(yīng)小方 格內(nèi)填入1，其余小方格內(nèi)填0， 如圖6.4.5所示。,將函數(shù)值為1的方格按相鄰 2個(gè)、4個(gè)、8個(gè)包圍在一起，這 一過程稱為畫包圍圈。畫包圍 圈時(shí)應(yīng)注意：,97,①包圍圈應(yīng)盡可能大，這樣能更多地消去因子。,②包圍圈應(yīng)盡可能少，以減少與項(xiàng)個(gè)數(shù)。,③同一方格在需要時(shí)可以被多次圈，因?yàn)锳+A=A。,④每個(gè)包圍圈要有新的成分，若一個(gè)包圍圈中所有的方格都被別的包圍圈圈過，則這個(gè)包圍圈是多余的。,⑤先圈大，后圈小，單獨(dú)方格單獨(dú)圈，不要遺漏一個(gè)方格。,按照上述方法，該邏輯函數(shù)可畫的包圍圈如圖6.4.5所示。 化簡(jiǎn)后的邏輯函數(shù)為,,98,兩式不相同，但函數(shù)值 一定相同。,,,,,,,,Y =,+,+,A,C,Y =,+,A,+,B,說明，同一邏 輯函數(shù)的化簡(jiǎn)結(jié)果可能不唯一。,例6.4.5：,99,3．具有約束項(xiàng)邏輯函數(shù)的化簡(jiǎn),（1）邏輯函數(shù)中的約束項(xiàng),約束項(xiàng)是指主觀上不允許出現(xiàn)的或客觀上不會(huì)出現(xiàn)的變量取值組合所 對(duì)應(yīng)的最小項(xiàng)。如8421BCD編碼中，1010~1111這六種代碼是不允許出現(xiàn) 的。稱這些最小項(xiàng)為約束項(xiàng)，用d表示。在真值表、卡諾圖中用“×”表示。,（2）利用約束項(xiàng)化簡(jiǎn)邏輯函數(shù),例6.4.6 如表6.4.3所示，是8421編碼表示的十進(jìn)制數(shù)0~9，其中 1010~1111六個(gè)狀態(tài)不可能出現(xiàn)，是約束項(xiàng)。要求當(dāng)十進(jìn)制數(shù)為奇數(shù)時(shí)，輸 出Y=1，求實(shí)現(xiàn)這一邏輯函數(shù)的最簡(jiǎn)邏輯表達(dá)式和邏輯圖。,100,解：（1）若不考慮約束項(xiàng)，由圖6.4.7（a）卡諾圖可得,,相應(yīng)的邏輯圖如圖6.4.7(b)所示。,101,2）若考慮約束項(xiàng)，并利用約束項(xiàng)來簡(jiǎn)化邏輯函數(shù)，則根據(jù)圖6.4.8(a)可得,Y=D,相應(yīng)的邏輯 圖如圖 6.4.8(b)所示， 是一根Y與D 的直接連線,由分析可知，利用約束項(xiàng)進(jìn)行化簡(jiǎn)可使邏輯電路更簡(jiǎn)單。,102,本 章 小 結(jié),● 數(shù)字電路的特點(diǎn)之一是電信號(hào)為脈沖信號(hào)，另一特點(diǎn)是晶體管工作在開 關(guān)狀態(tài)。脈沖的有和無、開關(guān)的通和斷、燈泡的亮和滅等分別用邏輯1和邏 輯0表示，這里的1和0僅代表兩種對(duì)立的狀態(tài)。,● 常用的數(shù)制有十進(jìn)制、二進(jìn)制和十六進(jìn)制等。它們之間遵循一定的規(guī)律 可以相互轉(zhuǎn)換。數(shù)字系統(tǒng)中多用二進(jìn)制和十六進(jìn)制。,● 與、或、非是三種基本邏輯運(yùn)算，能實(shí)現(xiàn)這三種基本邏輯運(yùn)算的電路分 別稱為與門、或門和非門。目前廣泛使用集成“與非”門和“或非”門等復(fù)合 邏輯門電路。。,103,● 邏輯函數(shù)有四種常用的表示方法：邏輯函數(shù)表達(dá)式、真值表、邏輯 圖和卡諾圖；它們之間可以相互轉(zhuǎn)換。,● 邏輯函數(shù)的化簡(jiǎn)方法有公式法和圖形法兩種。公式法適用于較為 復(fù)雜（多變量）的邏輯函數(shù)的化簡(jiǎn)，但需要熟練掌握化簡(jiǎn)公式，并且 要有一定的技巧。圖形法化簡(jiǎn)則比較直觀、簡(jiǎn)便，也容易掌握。但變 量較多時(shí)，顯得復(fù)雜，一般多用于五變量以下的邏輯函數(shù)的化簡(jiǎn)。,● 集成邏輯門有TTL和MOS（CMOS應(yīng)用最廣泛）兩大類，使用時(shí) 要注意其邏輯功能、外特性、主要參數(shù)及電路特點(diǎn),104,習(xí) 題 課,在分析邏輯電路時(shí)，經(jīng)常碰到邏輯函數(shù)的簡(jiǎn)化問題。在用公式化簡(jiǎn) 時(shí)，應(yīng)注意到，邏輯函數(shù)化簡(jiǎn)的技巧與普通代數(shù)不一樣，要仔細(xì)觀察邏 輯函數(shù)的結(jié)構(gòu)形式，充分利用基本公式和常用公式，靈活進(jìn)行。在用卡 諾圖化簡(jiǎn)時(shí)，先要正確地將邏輯函數(shù)用卡諾圖表示，然后再按要求畫包 圍圈，求得最簡(jiǎn)與或表達(dá)式。,例題1 用公式化簡(jiǎn)下列邏輯函數(shù)。,,,(1),(2),105,解：,,因?yàn)槭街杏蠥B及它們的“非”，故可利用基本公式和摩根定理進(jìn)行化簡(jiǎn)。,,,（摩根定理）,,,,,,而,其結(jié)構(gòu)形式和上面不一樣，不能采用同樣方法，但可配項(xiàng)化簡(jiǎn)，,106,因,,故：,,,例題2 用卡諾圖化簡(jiǎn)函數(shù)，并且用與非門畫出邏輯圖,解：（1）這是一個(gè)四變量的邏輯函數(shù)，畫出Y的卡諾圖如圖6.1（a） 所示。約束項(xiàng)用“×”表示。,（2）合并相鄰小方塊，把需要利用的約束項(xiàng)視為1。,107,（3）根據(jù)所畫包圍圈得最簡(jiǎn)與或式，并變換成與非與非式， 即,,（4）根據(jù)邏輯表達(dá)式畫出邏輯圖如圖6.1(b)所示,108,109,