數(shù)字電路邏輯設(shè)計(jì)第8章ppt課件

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第八章 數(shù)/模和模/數(shù)轉(zhuǎn)換,8.1 數(shù)/模轉(zhuǎn)換器（DAC） 8.2 模/數(shù)轉(zhuǎn)換器（ADC）,8.1 數(shù)/模轉(zhuǎn)換器（DAC）,8.1.1 DAC的基本概念 在第一章我們已經(jīng)介紹過，一個(gè)n位二進(jìn)制數(shù)Dn-1 Dn-2 …D1 D0可以用其按權(quán)展開式表示為： （Dn-1 Dn-2 …D1 D0）2 = Dn-1 2n-1+Dn-2 2n-2+…D121+D020,從最高位Dn-1（Most Significant Bit，簡寫為MSB）到最低位D0（Least Significant Bit，簡寫為LSB）的權(quán)依次為2n-1、2n-2、…、21、20。 數(shù)模轉(zhuǎn)換器（DAC）的輸入是數(shù)字量，輸出為模擬量，輸出u0應(yīng)與輸入數(shù)字量的大小成正比。故有： u0=K（Dn-1 2n-1+Dn-2 2n-2+…D121+D020）,8.1.2 權(quán)電阻網(wǎng)絡(luò)DAC 4位二進(jìn)制權(quán)電阻網(wǎng)絡(luò)DAC電路原理圖如圖8-1-2所示，由權(quán)電阻網(wǎng)絡(luò)、4個(gè)電子開關(guān)、1個(gè)求和放大器和基準(zhǔn)電壓源提供的參考電壓UREF組成。,圖8-1-2 權(quán)電阻網(wǎng)絡(luò)DAC電路原理圖,8.1.3 T型電阻網(wǎng)絡(luò)DAC 為了克服權(quán)電阻網(wǎng)絡(luò)中電阻值相差過大的缺點(diǎn)，引入了T型電阻網(wǎng)絡(luò)結(jié)構(gòu)的DAC，其電路圖如圖8-1-3所示。電阻網(wǎng)絡(luò)中只有R、2R兩種阻值的電阻，給集成電路的設(shè)計(jì)和制作帶來很大的方便。,圖8-1-3 T型電阻網(wǎng)絡(luò)DAC,8.1.4 倒T型電阻網(wǎng)絡(luò)DAC 圖8-1-5所示是4位倒T型電阻網(wǎng)絡(luò)的數(shù)/模轉(zhuǎn)換器，輸入信號中為0的位，模擬開關(guān)被控制接通地，輸入信號中為1的位，對應(yīng)模擬開關(guān)被控制接通“虛地”點(diǎn)，即運(yùn)算放大器的反相輸入端。,圖8-1-5 四位倒T形DAC,8.1.5 DAC的主要技術(shù)參數(shù) 1.DAC的轉(zhuǎn)換精度 一般用分辨率和轉(zhuǎn)換誤差來描述DAC的轉(zhuǎn)換精度。 （1） 分辨率 分辨率可以用DAC輸入端二進(jìn)制數(shù)碼的位數(shù)給出。位數(shù)越多，輸出電壓uo的取值個(gè)數(shù)越多，越能反映出輸出電壓的細(xì)微變化，分辨能力越強(qiáng)。,分辨率還可以用DAC電路能分辨的最小輸出電壓與最大輸出電壓之比來表示。根據(jù)式（8-1-4）有 分辨率=1/2n－1 （n為DAC輸入端二進(jìn)制數(shù)碼的位數(shù)） 該值越小，分辨能力越高。 （2） 轉(zhuǎn)換誤差 轉(zhuǎn)換誤差常用輸出滿刻度（Full Scale Range，F(xiàn)SR）的百分?jǐn)?shù)來表示，AD7520的非線性誤差為±0.05%FSR，轉(zhuǎn)換誤差等于滿刻度的萬分之五。,2.DAC的轉(zhuǎn)換速度 （1） 建立時(shí)間ts 從輸入由全0變成全1時(shí)開始，到輸出電壓穩(wěn)定在FSR±1/2LSB為止所需要的時(shí)間，稱為建立時(shí)間。 （2） 轉(zhuǎn)換速率SR 轉(zhuǎn)換速率是指大信號工作狀態(tài)模擬輸出電壓的最大變化率，通常以V/μs為單位。反映了電壓型輸出的DAC中輸出運(yùn)算放大器的特性。,8.2 模/數(shù)轉(zhuǎn)換器（ADC）,8.2.1 模/數(shù)轉(zhuǎn)換器的基本概念 1.采樣、保持 采樣保持原理電路如圖8-2-1（a）所示，ui是輸入的模擬信號，S(t)是采樣脈沖，Ts是采樣脈沖周期，tW是采樣脈沖持續(xù)時(shí)間。圖（a）的模擬開關(guān)S在tW時(shí)間，S(t)使開關(guān)接通，經(jīng)開關(guān)采樣后的輸出uS=ui；在Ts- tW時(shí)間，S(t)使開關(guān)斷開，uS=0。,圖8-2-1 采樣—保持,采樣就是對模擬信號周期性地抽取樣值，使模擬信號變成時(shí)間上離散的脈沖串，但其幅值仍取決于采樣時(shí)間內(nèi)輸入模擬信號的大小。 采樣頻率fS(1/Ts)越高，采樣越密，采樣值就越多，其采樣信號uS的包絡(luò)線就越接近于輸入信號的波形。,2.量化、編碼 采樣保持得到的信號在時(shí)間上是離散的，幅值可以有無窮多個(gè)，仍屬模擬量范疇。任何一個(gè)數(shù)字量的大小只能是某個(gè)最小數(shù)量單位的整數(shù)倍，因此是不連續(xù)的。 量化過程只是把模擬信號按量化單位作了取整處理，需要用代碼表示量化值，如二進(jìn)制碼、二—十進(jìn)制碼等，這樣的過程稱為編碼。常用的編碼是二進(jìn)制編碼。,8.2.2 并聯(lián)比較型ADC 1.電路結(jié)構(gòu) 圖8-2-3所示是三位并聯(lián)比較型ADC的電路圖，它是由比較器、寄存器和優(yōu)先編碼器組成。輸入為模擬電壓，輸出為三位二進(jìn)制數(shù)碼D2D1D0，假定輸入的模擬電壓Ui是取樣—保持電路的輸出電壓，則采用有舍有入的量化方法，即四舍五入法。,圖8-2-3 并聯(lián)比較型ADC,2.工作原理 當(dāng)S（t）=0時(shí)，采樣—保持電路提供一個(gè)穩(wěn)定的采樣電壓值，作為Ui送入比較器，使它在保持時(shí)間內(nèi)進(jìn)行量化。量化后的值，在S（t）上升沿來到時(shí)送入D觸發(fā)器寄存，并由優(yōu)先編碼器產(chǎn)生相應(yīng)的二進(jìn)制數(shù)碼輸出。,8.2.3 逐次逼近型ADC 逐次逼近型ADC原理與天平稱量重物類似。 逐次逼近型ADC由比較器、D/A轉(zhuǎn)換器、寄存器、時(shí)鐘脈沖源和控制邏輯五個(gè)部分組成。,圖8-2-4 逐次逼近型ADC原理框圖,逐次逼近型ADC，從MSB開始，順序地對每一位將輸入電壓與內(nèi)置DAC的輸出進(jìn)行比較，得到輸出數(shù)字值，其轉(zhuǎn)換速度比并聯(lián)比較型的慢。但輸出位數(shù)較多時(shí)，逐次逼近型ADC的電路規(guī)模要比并聯(lián)比較型小得多。所以逐次逼近型ADC是目前集成A/D轉(zhuǎn)換器產(chǎn)品中用得最多的一種電路。,8.2.4 雙積分型ADC 1.電路結(jié)構(gòu) 雙積分型ADC的原理電路如圖8-2-6所示。,圖8-2-6 雙積分型ADC的簡化電路,2.工作原理 A/D轉(zhuǎn)換的過程是：積分器先以固定時(shí)間T1對ui（正壓）積分，在積分器的輸出端獲得一個(gè)與ui成正比的U01，如圖8-2-7所示。,圖8-2-7 雙積分型ADC的工作波形,A/D轉(zhuǎn)換分三階段進(jìn)行： （1）初始準(zhǔn)備（休止階段）：轉(zhuǎn)換控制信號uS=0，將計(jì)數(shù)器和FC清零。 （2）第一次積分（采樣階段）：在t=0時(shí)，uS上升為高電平，斷開S2，積分器開始對ui積分。 （3） 第二次積分（比較階段）：將Uo1轉(zhuǎn)換成與之成正比的時(shí)間間隔T2。SA1指向－UREF后，積分器又從T1時(shí)刻開始反向積分。,8.2.5 ADC的主要技術(shù)指標(biāo) 1.ADC的轉(zhuǎn)換精度 單片集成ADC的轉(zhuǎn)換精度由分辨率和轉(zhuǎn)換誤差來描述。 （1） 分辨率 分辨率以輸出二進(jìn)制數(shù)或十進(jìn)制數(shù)的位數(shù)表示，說明ADC對輸入信號的分辨能力。,（2） 轉(zhuǎn)換誤差 轉(zhuǎn)換誤差常以輸出誤差最大值的形式給出，它表示ADC實(shí)際輸出的數(shù)字量和理論上應(yīng)有的輸出數(shù)字量之間的差別，并以最低有效位的倍數(shù)表示。 2.ADC的轉(zhuǎn)換速度 ADC的轉(zhuǎn)換速度主要取決于轉(zhuǎn)換電路的類型。,8.2.6 ADC的應(yīng)用 A/D轉(zhuǎn)換在數(shù)字式儀表、數(shù)字控制系統(tǒng)和計(jì)算機(jī)控制系統(tǒng)中是必不可少的一個(gè)部件。目前ADC電路都做成集成電路供使用者選擇，種類十分繁雜，功能各異，現(xiàn)僅介紹ADC0801型ADC及其應(yīng)用。,